[发明专利]埋阻金属箔

说明书

本发明涉及印制板技术领域，公开了一种埋阻金属箔，其中，埋阻金属箔包括电阻层、导电层、粘结层以及多个导电凸起，在电阻层和导电层之间设置粘结层和导电凸起，多个导电凸起凸出粘结层，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层各个方向的单位面积的阻值不同的问题，以降低电阻层的各个方向的单位面积的电阻值的差异，进而便于设计高精度的隐埋电阻，另外，粘结层还可以增加导电层的附着力并保护电阻层。

技术领域

本发明涉及印制板技术领域，特别是涉及一种埋阻金属箔。

背景技术

目前，随着电子产品小型化的发展趋势，对电子产品的封装密度和体积提出了更高的要求，而将电阻等无源器件隐埋到印制板中是一种减小电子产品尺寸的有效手段。

如图1所示，其是现有的带隐埋电阻的印制板的局部结构示意图，在现有的带隐埋电阻的印制板中，铜箔层10覆盖在电阻层20上，并且铜箔层10与电阻层20紧密贴合，其中，铜箔层10用于制作电路图形。为了保证铜箔层10与电阻层20之间紧密连接，通常将铜箔层10与电阻层20相连接的那一面设置为具有一定的粗糙度，但该铜箔层10的粗糙度在微观条件下是不均匀的，从而导致电阻层20靠近铜箔层10的表面粗糙度不均匀，电阻层20的阻值具有不均匀性，严重影响了隐埋电阻设计精度。

发明内容

本发明实施例的目的是提供一种埋阻金属箔、印制板以及埋阻金属箔的制备方法，其能够降低电阻层的各个区域中的电阻值的差异，进而便于设计高精度的隐埋电阻，并且保护电阻层、调节导电层的粗糙度。

为了解决上述技术问题，本发明实施例提供一种埋阻金属箔，包括电阻层、导电层、粘结层以及多个导电凸起；

所述粘结层设于所述电阻层和所述导电层之间，多个所述导电凸起间隔分布在所述电阻层的一面上并凸出所述粘结层，且多个所述导电凸起被所述导电层覆盖，或者多个所述颗粒团簇间隔分布在所述导电层的一面上，且多个所述颗粒团簇被所述电阻层覆盖，或者所述颗粒团簇间隔分布在所述粘结层上。

作为优选方案，多个所述导电凸起均匀分布在所述电阻层或所述导电层上。

作为优选方案，多个所述导电凸起为第一金属颗粒和/或由多个第二金属颗粒组成的颗粒团簇。

作为优选方案，所述导电凸起的高度为0.5微米～20微米。

作为优选方案，所述导电层的厚度为2微米～20微米。

作为优选方案，所述导电层包括铝、银、铜、金中的任意一种或多种。

作为优选方案，所述导电层的导电率为所述电阻层的2～1000倍。

作为优选方案，所述电阻层包括镍、铬、铂、钯、钛中的任意一种金属，或者包括镍、铬、铂、钯、钛、硅、磷中至少两种组合的合金。

作为优选方案，所述埋阻金属箔还包括介质层，所述介质层设于所述电阻层远离所述导电层的一面上。

实施本发明实施例，具有如下有益效果：

本发明实施例提供了一种埋阻金属箔，其中，埋阻金属箔包括电阻层、导电层、粘结层以及多个导电凸起，在电阻层和导电层之间设置粘结层和导电凸起，且多个导电凸起凸出粘结层，通过在导电层与电阻层之间设置粘结层，以使得导电层覆盖在粘结层和导电凸起上，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层的阻值不均匀的问题，以降低电阻层的不同区域的电阻值的差异，进而便于设计高精度的隐埋电阻，另外，粘结层还可以增加导电层的附着力并保护电阻层，还可起到调节导电层粗糙度的作用。

附图说明

图1是现有的带隐埋电阻的印制板的局部结构示意图；

图2是本发明实施例一的埋阻金属箔的结构示意图；