[发明专利]半导体器件结构中多晶硅材料填充及3D NAND存储器制备方法

说明书

本发明提供一种半导体器件结构中多晶硅插塞材料的填充方法及3D NAND存储器的制备方法，在衬底的阵列区的堆叠结构中形成沟道结构之后，在堆叠结构的侧壁以及位于外围区域的衬底的表面形成保护层，该保护层具有相对多晶硅足够高的刻蚀选择比，例如可以是碳薄膜。然后在沟道结构的顶部形成沟槽并沉积多晶硅。去除多余的多晶硅时，由于保护层与多晶硅的刻蚀选择比足够高，不会刻蚀到堆叠结构以及衬底，不会在堆叠结构和衬底的截面处产生衬底凹槽这样的缺陷，有利于提高器件的性能。灰化处理去除保护层，不会有副产物残留，同时也不会对衬底造成损伤。本发明的3D NAND存储器制备方法同样采用上述方法形成多晶硅插塞，因此同样具有以上有益效果。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构中多晶硅材料填充方法及3D NAND存储器的制备方法。

背景技术

存储器是用于存储保存信息的记忆设备，随着集成电路中器件对集成度以及存储密度的需求的不断提高，3D存储技术，例如3D NAND(3D与非)闪存，越来越受到人们的青睐。

在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。在SONO型3DNAND闪存器件中，通常会以掺杂的多晶硅插塞(Plug Poly)作为存储单元接触区及位线接触的导电回路，从而提供低漏电结特性，并尽可能将漏电电流限制在较小量，以使得存储器能够具备更长的保持时间。

常规的多晶硅插塞制备工艺中，沉积多晶硅插塞时，在ONO叠层的上方及侧壁上以及ONO叠层周围的衬底的表面上也会沉积多晶硅。首先通过平坦化工艺，例如CMP工艺，去除ONO叠层上方的多晶硅。对于ONO叠层侧壁及衬底表面上的多晶硅，通常采用倾斜式干法刻蚀，此时，为了防止ONO叠层被破坏，多晶硅/ONO叠层的刻蚀选择比较高。较高的多晶硅/ONO叠层的刻蚀选择比容易在ONO叠层与衬底的交界位置产生衬底凹槽缺陷。在后续高能膜层沉积时容易发生电弧作用，严重影响器件的性能。另外，在去除衬底表面的多晶硅的同时，会刻蚀到衬底，使得衬底的表面粗糙度加大，会对后续膜层的形成造成影响。

因此，需要一种能够有效去除多晶硅插塞形成过程中多余的多晶硅，同时有不会产生上述缺陷的方法。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构中多晶硅材料填充方法及3D NAND存储器制备方法，本发明的方法中，在衬底多晶硅插塞之前，首先在堆叠结构的侧壁以及衬底的裸露表面上沉积一层保护层，例如沉积一层碳薄膜，然后再沉积多晶硅。在去除多余的多晶硅时，上述保护层能够有效保护堆叠结构和衬底，不会在衬底和堆叠结构的交界处产生凹槽缺陷，同时不会造成衬底表面粗糙度的改变，不会影响后续膜层的形成，有利于提高器件的性能。

为实现上述目的及其它相关目的，本发明提供了一种半导体器件结构中多晶硅材料的填充方法，该方法包括以下步骤：

提供衬底，所述衬底划分为阵列区域及外围区域，在位于所述阵列区域的所述衬底的正面形成堆叠结构，在所述堆叠结构中形成沟道结构；

在所述堆叠结构的侧面以及位于外围区域的所述衬底的表面形成保护层；

在所述沟道结构上方形成多晶硅材料层；

去除多晶硅材料层形成工艺中在所述保护层上形成的多晶硅；

去除所述保护层。

所述半导体器件结构为3D NAND存储器，在所述沟道结构上形成多晶硅材料作为多晶硅插塞，所述多晶硅插塞与所述沟道结构的沟道层连接。

可选地，在所述堆叠结构中形成沟道结构还包括以下步骤：

沿所述堆叠结构的堆叠方向在所述堆叠结构中形成沟道孔；