[发明专利]用于检测环路振荡器锁定的电路

说明书

本发明实施例提供一种用于检测环路振荡器锁定的电路，属于集成电路设计领域。所述电路包括：电荷泵和电容，其中所述电荷泵包括串联在一起的充电模块和放电模块，所述充电模块受充电控制信号的控制而对所述电容进行充电，其中所述充电控制信号经由所述环路振荡器的至少两级反相器的输出的逻辑运算而形成；所述放电模块受放电控制信号的控制而对所述电容进行放电，其中所述放电控制信号经由所述环路振荡器的至少两级反相器的输出的逻辑运算而形成；将所述电容与所述电荷泵相连的一端的信号检测为锁定信号，在所述锁定信号为高电平的情况下，指示所述环路振荡器锁定。其能够实时精确的检测环路振荡器的状态。

技术领域

本发明涉及集成电路设计领域，具体地涉及一种用于检测环路振荡器锁定的电路。

背景技术

一般情况下，时钟产生电路是芯片的重要组成部分。芯片的正常启动、运行、通信、计时等功能和性能的好坏严重依赖于时钟的质量。时钟的起振时间影响芯片的启动时间；时钟的稳定性影响芯片的运行和通信的稳定性；时钟的精度影响计时的精度等。

为了满足芯片不同模块对时钟的不同要求，通常情况下芯片内部会配置多种时钟产生电路，各种时钟产生电路之间的性能和用途也各不相同。环路振荡器由于具有结构简单、面积小、功耗低、起振快等优点，被广泛应用于芯片启动和低功耗运行模式之中。如图1所示，环路振荡器一般由2n+1个相同反相器作为延时单元串联构成，环路振荡器接收基准产生电路产生的基准电压和基准电流，锁定检测电路用于检测环路振荡器是否处于锁定状态，并输出锁定信号(LOCKED信号)。环路振荡器经过输出驱动而输出时钟信号(CLK_OUT)。环路在锁定条件下，第i个延时单元自身延时引起的相位差Φ_i。

随着芯片电源电压、温度和工艺角的变化，延时单元的特性和延时时间会发生很大的变化，进而影响环路振荡器的起振时间和频率。极端情况下，外部环境的变化也会导致环路振荡器停振，进而导致芯片工作失常。为了实时检测环路振荡器的状态，需要设计一种实时检测环路振荡器锁定的电路。

在相关设计中，为了保证系统的稳定，如图2所示，一种通常的做法是芯片上电后等待一段时间T_delay，在时钟模块输出稳定后输出高电平的锁定信号(LOCKED信号)，系统再正常工作。其中，等待时间的长短通过电路仿真确定。振荡器的起振时间不仅受到工艺角的影响，同时，在芯片的实际应用过程中，振荡器起振也受到外部环境的影响，例如电源电压，环境温度和外部干扰等。

为了解决以上问题，相关设计中也会经常采用图3所示的电路结构。其中，SW1、SW2、电容C1与上下两个电流源组成电荷泵1电路，SW3、SW4、电容C2与上下两个电流源组成电荷泵2电路，其中充电电流为N*I，放电电流为I，N≥1。当输入时钟信号Clk为占空比为50％左右的时钟时，电荷泵1对a点电位进行充电，若干周期后，a点电位达到电源电压附近。同理，若干周期后，b点电压被电荷泵2充电到电源附近。a、b两点经过与门后输出LOCKED信号为高，此信号作为振荡器锁定信号。当输入Clk为高电平或者低电平时，a、b两点电压必将有一个为低电平，此时输出LOCKED信号为低电平。

通过对以上现有技术的研究和实际电路系统应用环境的考虑很容易发现现有技术存在以下缺点：

(1)对于第一种方案有两个弊端：第一、等待的时间必须选择全工艺角仿真中启动时间最长的，这就导致系统的启动时间延长了；第二、当振荡器由于某种原因工作不正常或者停振了，该种方法不能及时报警。

(2)第二种方案的弊端是：第一、为了保证正常报警，当输入Clk的时钟频率很低时，电荷泵电路的时间常数需要设计的很大才能保证电容内的电荷不会在一个时钟周期内放光。这就需要很大的电容和很小的电流I，当电流达到最小的设计极限时，就只能增大电容，电容的增大会导致面积增加。第二、两套电荷泵电路会导致功耗增加一倍。第三、该方法只能判断电路输出级是否起振，无法判断此时电路的其他级输出是否正常，为了保证其他级输出是正常的，电路必须做足够的延时处理，这样就不能达到对电路其他输出级的实时检测。

发明内容