[发明专利]一种绝缘体上硅电路静电放电防护钳位电路

说明书

本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五、第六静电阻抗器以及伪电源；端口PAD还依次通过第一以及第五静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还通过依次串联的第六以及第四静电阻抗器接地；端口PAD还通过依次串联的第一和第三静电阻抗器接地；第六与第四静电阻抗器之间连接有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种绝缘体上硅电路静电放电防护钳位电路。

背景技术

随着半导体行业的发展，特别是进入深亚微米尺度以后，由于SOI技术硅膜薄、散热能力差等特点，使得输出管的漏端静电放电(ESD)防护能力变得非常差。而在SOI工艺中，业界通常采用ESD全局保护结构解决SOI芯片输出端/双向端泄放ESD电流能力差的问题和单个环线泄流管泄放ESD电流能力有限的问题，使得SOI集成电路ESD防护能力得到全面提升。然而，针对某些有特殊要求的SOI电路，如图4所示的常规总线驱动电路，上述ESD全局保护结构则无法满足应用需求。如果常规总线驱动电路工作在冷备份状态下，此时电源电压VCC＝0V，I/O端口为总线电压(例如5V)，与该I/O相连的输出级会形两条I/O至电源VCC的通路：①ESD保护电路电源一侧二极管；②三态输出级PMOS晶体管漏端和衬底之间二极管。此时电源电压VCC＝VI/O-VD，VD为二极管电压，跟随总线电压变化。当与总线相连接的驱动电路较多时会由于负载过大引起总线电压塌陷，导致静电放电(ESD)防护能力差。

发明内容

本发明提供一种绝缘体上硅电路静电放电防护钳位电路，针对要求控制和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的，且电路中没有配备自身伪电源的端口电路，提升此类特殊需求的电路ESD防护能力。

为解决上述技术问题，本发明提供了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一静电阻抗器、第二静电阻抗器、第三静电阻抗器、第四静电阻抗器、第五静电阻抗器、第六静电阻抗器以及伪电源；

所述端口PAD依次通过所述第一静电阻抗器以及所述第五静电阻抗器连接伪电源；

所述端口PAD通过所述第二静电阻抗器接地；

所述端口PAD还通过所述第三静电阻抗器接地；

所述端口PAD还依次通过所述第六静电阻抗器以及所述第四静电阻抗器接地；

所述第一静电阻抗器与所述第五静电阻抗器的连接点通过所述第三静电阻抗器接地；

其中，所述第六静电阻抗器与所述第四静电阻抗器的连接点设置有防护对象连接端口

进一步地，所述第一静电阻抗器包括：第一栅控二极管；

所述第一栅控二极管的正极与所述端口PAD相连，所述第一栅控二极管的负极通过所述第五静电阻抗器与所述伪电源相连。

进一步地，所述第五静电阻抗器包括：第三栅控二极管；

所述第三栅控二极管的负极与所述第一栅控二极管的负极相连，所述第三栅控二极管的正极与所述伪电源相连。

进一步地，所述第二静电阻抗器包括：第二栅控二极管；

所述第二栅控二极管的负极与所述端口PAD相连，所述第二栅控二极管的正极接地。

进一步地，所述第三静电阻抗器包括：电容、第一电阻以及第一MOS管；