[发明专利]Cache RAM与Retention RAM数据交换控制器及实现方法

权利要求书

1.一种Cache RAM与Retention RAM数据交换控制器，该数据交换控制器设于CacheRAM与Retention RAM之间，其特征在于，包括：

主控制状态机，所述主控制状态机用于控制数据搬运过程；

数据搬运过滤判断模块，所述数据搬运过滤判断模块与所述主控制状态机连接，用于判断数据是否需要执行搬运；

缓存模块，所述缓存模块与所述数据搬运过滤判断模块连接，用于缓存TAG内容和所搬运的cache line数据；

存储访问端口控制模块，所述存储访问端口控制模块分别与缓存模块和主控制状态机连接，用于对各个端口进行读写控制；

寄存器文件，所述寄存器文件分别与所述主控制状态机和所述数据搬运过滤判断模块连接，用于存储寄存器配置命令；

RAM端口，所述RAM端口一端与所述存储访问端口控制模块连接，其另一端与外部的Cache RAM或Retention RAM连接；以及

接口模块，所述接口模块一端与寄存器文件和主控制状态机连接，其另一端的AHBSlave接口通过外部的AHB总线和系统CPU连接，用于接受系统数据换入/换出命令。

2.根据权利要求1所述的一种Cache RAM与Retention RAM数据交换控制器，其特征在于，所述缓存模块包括TAG缓存单元和cache line行缓存单元，所述TAG缓存单元和所述cache line行缓存单元均与所述数据搬运过滤判断模块连接；

所述TAG缓存单元用于缓存部分TAG内容，所述cache line行缓存单元用于缓存所搬运的cache line数据。

3.根据权利要求1所述的一种Cache RAM与Retention RAM数据交换控制器，其特征在于，所述接口模块包括AHB slave接口单元和中断接口单元；

所述AHB slave接口单元一端与所述寄存器文件连接，其另一端与AHB总线上的CPU连接，用于接收系统CPU发起的数据换入/换出操作命令；

所述中断接口单元一端与所述主控制状态机连接，其另一端与系统CPU连接，用于通知CPU数据搬运结束。

4.根据权利要求1所述的一种Cache RAM与Retention RAM数据交换控制器，其特征在于，所述RAM端口包括第一RAM端口和第二RAM端口，所述第一RAM端口与外部的Cache RAM连接，所述第二RAM端口与外部的Retention RAM连接。

5.根据权利要求1所述的一种Cache RAM与Retention RAM数据交换控制器，其特征在于，所述数据搬运过滤判断模块包括：

TAG项索引单元，用于使用逻辑地址中的INDEX域索引获取TAG项；

标志判定单元，用于判定当前TAG项的有效标志位V是否有效：若当前TAG项的有效标志位V为无效，则此TAG项无效，进入TAG项跳转单元进行下一项的判断；若当前TAG项的有效标志位V有效，则继续进入命中判定单元继续判断是否命中；

命中判定单元，用于在当前TAG项为有效标志位V有效时，进一步将当前TAG项与逻辑地址内的逻辑地址TAG域比较，一致则命中，否则未命中；若当前TAG项的有效标志位V无效时，则当前TAG项无效；

搬运启动单元，用于在所述命中判定单元判定为命中时，将DAT标识所对应的cacheline数据进行搬运；以及

TAG项跳转单元，用于在所述命中判定单元判定为未命中时，跳过当前TAG项，进行下一TAG项判断。