[发明专利]一种基于FPGA的CNN-SVM资源高效型加速架构

说明书

本发明是一种基于FPGA的CNN‑SVM资源高效型加速架构。本发明涉及嵌入式目标分类、检测技术领域，本发明所述架构包括处理器系统和可编程逻辑系统；所述CNN‑SVM流式架构加速器基于通用的加速算子结构，所述加速算子结构为多个乘累加MAC节点组成的二维阵列，该加速架构可以充分利用数据重用特性，并适用于CNN‑SVM混合算法中包括CNN，FC全连接层和SVM在内的不同类型的层。此外，加速架构中设计的通用算子的流水线间隔可以保持在单个时钟周期从而可以提高加速器的计算效率。

技术领域

本发明涉及嵌入式目标分类、检测技术领域，是一种基于FPGA的CNN-SVM资源高效型加速架构。

背景技术

卷积神经网络(CNN)当前广泛用于分类、检测和识别等应用，而由CNN和传统的机器学习算法(如支持向量机SVM)组成的混合网络结构由于其鲁棒性、高分类精度以及适合于小样本训练而在实际应用中受到广泛关注。随着对低功耗，高性能和轻量化的要求，基于嵌入式平台的混合网络(CNN-SVM)加速已经成为当前研究热点。

在有关CNN加速的早期研究中，已经提出了Roofline模型用来平衡资源和性能，它为如何解决吞吐量和带宽匹配问题提供了理论指导。为了克服带宽限制，权重参数通常在片上存储器中进行缓冲。随着网络深度的增加，它将面临有限内存资源的短缺。一种有效的方法是探索卷积过程中数据重用的特性。基于这种思想，使用分层存储结果和乒乓缓冲区来抑制外部存储器带宽的限制，例如探索峰值带宽占用率和数据重排以缓存参数，这有效地提高了突破带宽限制时的吞吐量。这些加速策略可总结如下：(1)循环平铺以减少内存冲突；(2)片上缓冲实现数据重用；(3)片上存储所有参数而不占用带宽。所有这些都是基于对带宽和数据重用的探索。但是吞吐量的提高依赖于大量的DSP单元消耗，使得DSP的有效利用率不足。

快速卷积算法是提高吞吐量的另一项有效研究。它通过替换原始卷积结构来降低资源利用率。Winograd大大降低了卷积过程中的算术复杂度并提高了效率，新的快速卷积算法包括通过重叠和相加的频域卷积，快速有限脉冲响应算法来实现有限的资源支持更多的卷积数。尽管快速卷积算法可以挖掘加速潜力，但大多数算法都针对特殊的卷积结构，不适用于混合网络。此外，某些卷积加速方法可能会更改原始流水线结构，从而增加了对时序的要求。

发明内容

本发明为了解决现有技术的问题，本发明充分利用知识图谱的知识信息，本发明提供了以下技术方案：

一种基于FPGA的CNN-SVM资源高效型加速架构，所述架构包括处理器系统和可编程逻辑系统；

所述处理器系统包括DDR存储控制器、SD/SDIO控制器、串口控制器、主开关和应用处理器；所述应用处理器进行数据调度和程序控制，所述SD/SDIO控制器和DDR存储控制器存储外部输入数据集和网络参数文件，所述串口控制器监测架构的输出结果和计算时间；

所述可编程逻辑系统包括：CNN-SVM流式架构加速器、AXI互联、AXI外设、DMA0和DMA1；所述主开关连接AXI外设，所述CNN-SVM流式架构加速器中的卷积计算单元进行卷积运算，所述CNN-SVM流式架构加速器中的池化计算单元将池化层和激活函数合并进行计算，CNN计算完成后，将CNN提取出来的特征向量进行展平，输入到分类器SVM中进行分类，最终输出分类结果；卷积计算单元的卷积核和分类器的权重参数由应用处理器进行配置；

DMA0将输入图像从外部存储器读取到所述加速器，DMA1负责初始化每层计算单元的卷积内核或权重参数，所述加速器内部的数据传输基于AXI-Stream接口；