[发明专利]基于FPGA的速度滤波器算法

说明书

本发明属于雷达信号处理技术领域，涉及一种基于FPGA的速度滤波器算法，包括以下步骤：1)将滤波器组系数装订在FPGA的片内RAM上；2)雷达回波数据经过脉冲压缩之后，将脉组的数据存储起来，存储完成时触发读操作，按一定地址规则读出数据，并将不同脉冲的相同距离单元放在一起；3)在读取雷达回波数据的同时，将之前存储在RAM中的滤波器组系数依次读出，对应相乘，相乘之后的结果进行累加，累加完N个脉冲即完成一个速度单元滤波，最后将得到M个速度单元的滤波结果，完成速度滤波功能。本发明能够灵活装订滤波器系数，同时滤波器阶数不受限制；在具有FIR滤波器组的优点的同时，能够降低资源需求，易于实现且成本低。

技术领域

本发明属于雷达信号处理技术领域，涉及一种基于FPGA的速度滤波器算法。

背景技术

随着雷达技术的不断发展，利用不同脉冲重复频率的相干脉冲串提取出目标的多普勒信息，进而发现目标，这样的雷达就是脉冲多普勒(PD)雷达，PD雷达以其杰出的杂波抑制能力和距离速度分辨力而得到广泛关注。而近年来，在集成电路飞速发展的情况下，信号的采样率不断提高；多速率滤波器(FPGA)具有降低传输速率，降低计算复杂度，减少存储量等优点，多速率信号处理得到了广泛的应用。

动目标检测技术是PD雷达信号处理中提取运动目标信息的技术，其技术手段是利用目标和杂波在速度上的差别造成回波信号产生不同的多普勒频移，通过合理地设计一组相邻且部分重叠的滤波器组，对相干处理间隔(CPI)内的多组回波脉冲做处理，回波信号中不同速度的运动目标和杂波相分离从而区分杂波与目标，使得雷达能在复杂的背景下发现目标。动目标检测的过程就是一个滤波的过程，但是要实现对运动目标的精准滤波就要知道运动目标的多普勒频率，实际运动目标的速度无法提前知晓，因此采用一组部分重叠且相邻的滤波器组来覆盖整个探测范围，实现对目标的多普勒滤波处理。

滤波器组技术是多通道数字信号处理领域中的一个重要内容，最常用的是离散傅里叶变换(DFT)滤波器组，可由快速傅里叶变换(FFT)实现。但是FFT运算的阶数一定要是2的整数次幂，否则要做补零处理，灵活性较差，这使FFT的应用场合受到限制。

FIR滤波器的加权系数可以随着不同的应用场景而设计，可以对每个滤波器在不同频段设计相应频率的滤波器来抑制各种不同的杂波，此外FIR滤波器组的阶数不受限制，能够更好的适应雷达回波脉冲数目的要求。虽然可以通过FIR滤波器的加权系数提高时钟速率实现滤波器的复用，但是现代雷达系统往往使用大时宽带宽积的线性调频信号，从而使得提高FPGA处理时钟速度的空间不大。虽然FIR滤波器带来了便利，但资源需求高，难以实现或者实现成本高。

发明内容

针对现有滤波器计算存在的技术问题，本发明提供一种基于FPGA的速度滤波器算法。能够灵活装订滤波器系数，同时滤波器阶数不受限制；在具有FIR滤波器组的优点的同时，能够降低资源需求，易于实现且成本低。

为了实现上述目的，本发明采用的技术方案：

一种基于FPGA的速度滤波器算法包括以下步骤：

1)将滤波器组系数装订在FPGA的片内RAM上；

2)雷达回波数据经过脉冲压缩之后，将脉冲组的数据存储在存储器RAM中，存储完成时触发读操作，将存储的数据从存储器RAM中读出，并将不同脉冲下，相同距离单元的数据放在一起；

3)在读取雷达回波数据的同时，将之前存储于存储器RAM的滤波器组系数依次读出，将滤波器组系数与对应的雷达回波数据相乘，设有M个滤波器组，每组包含N个系数，N个系数和对应的雷达回波数据相乘，相乘之后的N个数据进行累加，累加结束即完成一个速度单元滤波，即一个滤波器组；M个滤波器组按照上述方法对应相乘和累加，最后得到M个速度单元的滤波结果，完成速度滤波。