[发明专利]校准电路与其相关的校准方法

说明书

本发明涉及一种包含工作周期校正电路与相位校正电路的校准电路以及与其相关的校准方法。首先，工作周期校正电路分别根据第一输入时钟与第二输入时钟而分别产生第一工作周期调校时钟与第二工作周期调校时钟。接着，相位校正电路根据第一工作周期调校时钟的相位而产生第一延迟调校时钟与第二延迟调校时钟后，进而产生检测信号。检测信号是与第一输入时钟的工作周期、第二输入时钟的工作周期，以及第二延迟调校时钟和第一延迟调校时钟之间的相位差相关。其后，检测信号用于控制工作周期校正电路与相位校正电路。

技术领域

本发明涉及一种校准电路以及与其相关的校准方法，且特别涉及一种可精确调整工作周期与相位失真的时钟信号的校准电路以及与其相关的校准方法。

背景技术

高速的串行-解串行器(Serializer/Deserializer，简称为SerDes)电路所接收的时钟信号内嵌着数据，并利用时钟-数据还原(clock-data recovery，简称为CDR)电路对时钟信号进行还原。

请参见图1，其是由时钟-数据还原电路(CDR)所输出的时钟，在时钟-数据还原电路(CDR)与取样模块之间的传送路径产生失真的示意图。时钟-数据还原电路(CDR)11接收数据信号(DATA)后，根据数据信号(DATA)而产生还原时钟errCLK_cdr、datCLK_cdr、edgCLK_cdr。还原时钟errCLK_cdr、datCLK_cdr、edgCLK_cdr将进一步传送至取样模块12。然而，因为在时钟-数据还原电路(CDR)与取样模块12之间的传输不匹配的缘故，取样模块12实际接收的时钟将呈现失真。在本文中，将因传输路径18a、18b、18c而产生失真的时钟定义为输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)。请同时参见图1、图2。

请参见图2，其是还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)之间的相位关系，以及输入时钟(edgCLK_dist、datCLK_dist、errCLK_dist)之间的相位关系的波形图。在图2中，虚线矩形RCT1内为数据信号(DATA)的波形、虚线矩形RCT2内为还原后的时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)的波形，而虚线矩形RCT3内为输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)的波形。数据信号(DATA)的周期、还原时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)的周期与输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)的周期等长。

由于还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)由时钟-数据还原电路(CDR)11直接产生，还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)之间的相位关系可被精确地控制。请同时参见虚线矩形RCT1、RCT2所示的波形。还原时钟edgCLK_cdr的有效变动(significant transition)(上升缘与下降缘)与数据信号(DATA)的有效变动对齐，且还原时钟datCLK_cdr、errCLK_cdr的有效变动(上升缘与下降缘)对准于数据信号DATA的中间。因此，还原时钟edgCLK_cdr、datCLK_cdr之间的相位差等于90度，且还原时钟edgCLK_cdr、errCLK_cdr之间的相位差等于90度。

如图1所示，输入时钟edgCLK_dist、datCLK_dist、errCLK_dist经由不同的传送路径18a、18b、18c传送，而时钟-数据还原电路(CDR)与取样模块12之间存在绕线与空间的不匹配情形。连带的，基于传送路径18a、18b、18c而衍生的相位差并不相等。因此，输入时钟edgCLK_dist、datCLK_dist、errCLK_dist之间的相位关系，鲜少能维持如同还原时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)之间的相位关系。在虚线矩形RCT3中，以虚线表示输入时钟(datCLK_dist、errCLK_dist)可能产生偏移，且输入时钟(datCLK_dist、errCLK_dist)的相位可能因此而改变。