[发明专利]一种基于单极型晶体管的加法器电路、芯片及设计方法

权利要求书

1.一种基于单极型晶体管的加法器电路，其特征在于，包括：

第一输入端，用于输入第一数值信号；

第二输入端，用于输入第二数值信号；

进位运算模块，以所述第一数值信号和所述第二数值信号为输入信号，所述输入信号经过所述进位运算模块的逻辑电路，直接输出最终输出的进位信号；

求和运算模块，用于根据所述第一数值信号和所述第二数值信号计算求和结果；

所述逻辑电路采用单极型晶体管制成。

2.根据权利要求1所述的一种基于单极型晶体管的加法器电路，其特征在于，所述逻辑电路包括与门电路、或门电路以及异或门电路，所述与门电路、所述或门电路和所述异或门电路均包括有伪CMOS反相器。

3.根据权利要求2所述的一种基于单极型晶体管的加法器电路，其特征在于，所述伪CMOS反相器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管的栅极和漏极均连接至偏置电压，所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极接地，所述第二晶体管的栅极作为所述伪CMOS反相器的输入端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，所述第四晶体管的漏极与所述第三晶体管的源极连接，所述第四晶体管的漏极作为所述伪CMOS反相器的输出端，所述第四晶体管的源极接地，所述第三晶体管的漏极连接至电源电压，所述第三晶体管的栅极与所述第一晶体管的源极连接；

所述偏置电压高于所述电源电压。

4.根据权利要求3所述的一种基于单极型晶体管的加法器电路，其特征在于，所述与门电路还包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；

所述第五晶体管的栅极和漏极均连接至偏置电压，所述第五晶体管的源极依次通过所述第六晶体管和所述第七晶体管接地，所述第五晶体管的源极与所述第八晶体管的栅极连接，所述第八晶体管的漏极连接至电源电压，所述第八晶体管的源极依次通过所述第九晶体管和所述第十晶体管接地，所述第六晶体管的栅极和所述第九晶体管的栅极均连接至第一信号输入端，所述第七晶体管的栅极和所述第十晶体管的栅极均连接至第二信号输入端；

所述第八晶体管的源极与所述伪CMOS反相器的输入端连接，所述伪CMOS反相器的输出端作为所述与门电路的输出端。

5.根据权利要求4所述的一种基于单极型晶体管的加法器电路，其特征在于，所述或门电路还包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；

所述第十一晶体管的栅极和漏极均连接至偏置电压，所述第十一晶体管的源极分别与所述第十二晶体管的漏极、所述第十三晶体管的漏极以及所述第十四晶体管的栅极连接，所述第十四晶体管的漏极连接至电源电压，所述第十四晶体管的源极分别与所述第十五晶体管的漏极、所述第十六晶体管的漏极以及所述伪CMOS反相的输入端连接，所述第十二晶体管的源极、所述第十三晶体管的源极、所述第十五晶体管的源极和所述第十六晶体管的源极均接地；

所述第十二晶体管的栅极与所述第十六晶体管的栅极均连接至第一信号输入端，所述第十三晶体管的栅极与所述第十五晶体管的栅极均连接至第二信号输入端，所述伪CMOS反相的输出端作为所述或门电路的输出端。

6.一种芯片，其特征在于，包括加法器，所述加法器采用如权利要1-5任一项所述的一种基于单极型晶体管的加法器电路来实现。

7.一种设计方法，应用于如权利要1-5任一项所述的一种基于单极型晶体管的加法器电路，其特征在于，包括以下步骤：

获取加法器的进位输出端的逻辑表达式以及加法器的各求和运算位的逻辑表达式，所述逻辑表达式为基于输入的数字信号获得的表达式；

根据获得的逻辑表达式设计进位运算模块及求和运算模块的逻辑电路。