[发明专利]一种DSP处理器与FPGA周期性通信的防帧错方法

权利要求书

1.一种DSP处理器与FPGA周期性通信的防帧错方法，其特征在于，所述方法包括：

步骤1、在FPGA内产生2级缓存，第一级缓存是FIFO，第二级缓存是RAM；

步骤2、DSP写入FPGA的数据，以DSP EMIF接口时钟作为FIFO的写时钟，直接将数据写入FIFO，写完之后，DSP发送完成标志；

步骤3：FPGA接收到完成标志，并且确认RAM不处于读状态时，从FIFO中读出数据，写入RAM中；

步骤4：FPGA按照某一固定周期或者非周期，直接从RAM中读取数据，发送至下一级应用。

2.根据权利要求1所述的一种DSP处理器与FPGA周期性通信的防帧错方法，其特征在于，所述步骤1中，FIFO是异步FIFO，其深度由DSP写入FPGA的最大数据个数决定，FIFO的写时钟为DSP EMIF接口时钟，FIFO的读时钟与RAM的读写时钟为同一个时钟信号；RAM的深度与FIFO的读端口深度一致，读写数据位宽与FIFO的读数据位宽一致。

3.根据权利要求1所述的一种DSP处理器与FPGA周期性通信的防帧错设计方法，其特征在于，所述步骤2中，若每次通信的数据长度是固定的，那么当FIFO中的数据个数等于固定数据长度时，FPGA即判断DSP已完成写操作；若数据长度不固定，由DSP发送完成标志。