[发明专利]降低浅沟槽隔离的高度差的制作方法

说明书

本发明公开一种降低浅沟槽隔离的高度差的制作方法，其包含提供一基底包含一周边电路区，周边电路区包含一P型晶体管区和一N型晶体管区，一第一浅沟槽隔离和一第三浅沟槽隔离分别位N型晶体管区和P型晶体管区，然后形成一第一掩模覆盖N型晶体管区，之后以第一掩模为掩模，在P型晶体管区内形成一N型阱区并且以第一掩模为掩模移除部分第三浅沟槽隔离，接续移除第一掩模，然后形成一第二掩模覆盖P型晶体管区，接着以第二掩模为掩模，在周边电路区内的N型晶体管区形成一P型阱区并且以第二掩模为掩模移除部分的第一浅沟槽隔离，然后移除第二掩模。

技术领域

本发明涉及一种降低浅沟槽隔离的高度差的方法，特别是涉及降低核心电路区和周边电路区内浅沟槽隔离所造成的高度差的方法。

背景技术

元件隔离区是用以防止载流子通过基底而在相邻的元件间移动之用。典型的元件隔离区是形成于稠密的半导体电路，比如是动态随机存取存储器中相邻的场效晶体管之间，用于减少由场效晶体管产生的漏电流现象。从前的元件隔离区的方法是采用局部区域氧化技术。由于局部区域氧化技术的日趋成熟，因此可由此技术，以较低的成本获得信赖度高且有效的元件隔离结构。然而，采用局部区域氧化的方式具有应力产生的问题与场隔离结构周围鸟嘴区的形成等缺点。其中，特别是鸟嘴区的形成，使得在小型的元件上的场隔离结构并不能做有效地隔离，所以在目前高密度元件中，必须以较易于调整大小的浅沟槽隔离方式所形成的元件隔离结构来取代。

然而在半导体制作工艺中会发生浅沟槽隔离的上表面和基底之间有高度差或是在不同区域内的浅沟槽隔离之间具有高度差，此高度差将会造成后续元件制作上的误差。

发明内容

有鉴于此，本发明提供一种降低浅沟槽隔离的高度差的方法，以避免半导体元件受到高度差的影响导致制作工艺误差。

根据本发明的一优选实施例，一种降低浅沟槽隔离的高度差的方法包含提供一基底，基底包含一核心电路区和一周边电路区，周边电路区包含一P型晶体管区和一N型晶体管区，一垫氧化硅层覆盖基底，然后形成一第一浅沟槽隔离、一第二浅沟槽隔离和一第三浅沟槽隔离分别位于周边电路区的N型晶体管区、核心电路区和周边电路区的P型晶体管区，其中第一浅沟槽隔离、第二浅沟槽隔离和第三浅沟槽隔离埋入于垫氧化硅层和基底中，第一浅沟槽隔离的上表面凸出于基底的上表面一高度的距离、第二浅沟槽隔离的上表面凸出于基底的上表面前述高度的距离、第三浅沟槽隔离的上表面凸出于基底的上表面前述高度的距离，然后形成一第一掩模覆盖核心电路区和N型晶体管区并且曝露出第三浅沟槽隔离以及在周边电路区内的P型晶体管区，之后以第一掩模为掩模，在曝露的P型晶体管区注入N型掺质以形成一N型阱区并且以第一掩模为掩模移除部分第三浅沟槽隔离使得部分的第三浅沟槽隔离凸出于基底的上表面的距离小于前述高度，接续移除第一掩模，然后形成一第二掩模覆盖核心电路区和P型晶体管区并且曝露出第一浅沟槽隔离以及周边电路区内的N型晶体管区，接着以第二掩模为掩模，在周边电路区内的N型晶体管区注入P型掺质以形成一P型阱区并且以第二掩模为掩模移除部分的第一浅沟槽隔离使得部分的第一浅沟槽隔离凸出于基底的上表面的距离小于前述高度，然后移除第二掩模接续形成一第一氧化硅层取代垫氧化硅层，之后形成第一氧化硅层后，形成一第三掩模覆盖周边电路区并且曝露出第二浅沟槽隔离与位于核心电路区内的第一氧化硅层，接着以第三掩模为掩模移除部分的第二浅沟槽隔离并且完全移除核心电路区内的第一氧化硅层，其中移除部分的第二浅沟槽隔离后使得部分第二浅沟槽隔离凸出于基底的上表面的距离小于前述高度，最后移除第三掩模。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图10为本发明的一优选实施例所绘示的一种降低浅沟槽隔离的高度差的方法的示意图；

图11为本发明的一示范例所绘示的半导体结构的制作方法的示意图。

主要元件符号说明

10:基底