[发明专利]一种半导体结构及其制备方法有效
| 申请号: | 202011207284.3 | 申请日: | 2020-11-03 |
| 公开(公告)号: | CN112103243B | 公开(公告)日: | 2021-02-19 |
| 发明(设计)人: | 鲍丙辉;曲厚任;李倩娣 | 申请(专利权)人: | 晶芯成(北京)科技有限公司 |
| 主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/538 |
| 代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 朱艳 |
| 地址: | 102199 北京市大兴区经济技术开发*** | 国省代码: | 北京;11 |
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| 摘要: | |||
| 搜索关键词: | 一种 半导体 结构 及其 制备 方法 | ||
本发明公开一种半导体结构及其制备方法,所述制备方法至少包括以下步骤:提供一衬底;在所述衬底上形成金属层,所述金属层包括并排设置在所述衬底上的多个金属凸起,相邻所述金属凸起与所述衬底之间形成一间隙;在所述金属层上形成第一材料层,所述第一材料层填充所述间隙,所述第一材料层与金属层交界面的水平延长线最低点不低于所述金属层的水平最高点;在所述第一材料层上形成第二材料层;对所述第二材料层的表面进行平坦化处理,并暴露所述第一材料层;在暴露的所述第一材料层上形成第三材料层。本发明解决了晶圆钝化层在化学机械研磨过程中缺陷进一步扩展,产品良率底的问题。
技术领域
本发明属于半导体技术领域,特别是涉及一种半导体结构及其制备方法。
背景技术
随着集成电路的制作向超大规模集成电路(ULSI:Ultra Large-ScaleIntegration)发展,晶片上的电路密度越来越大,晶片上所含元件数量不断增加,晶片表面已无法提供足够的面积来制作所需的互连结构(Interconnect)。为此,提出了两层以上的多层互连结构的设计方法。所述设计方法通过刻蚀层间介质层形成沟槽或通孔,并在所述沟槽和通孔中填充导电材料来实现芯片内的多层电互连。形成互连结构后,为实现芯片与外部电路之间的电连(bonding),还需要在晶片表面形成焊盘(pad),所述焊盘与互连结构电连接。目前半导体器件或集成电路的制作焊盘的一种常用的方法是,在晶片最上面的顶层金属上生长钝化层,起到防潮防污染防静电,保护内部电路的作用,再将钝化层进行部分刻蚀以暴露出所述顶层金属的一部分,以形成焊盘,用于键合引线,以便与其它器件或集成电路相连。
现有的钝化层表面需要使用化学机械研磨法使钝化层的表面变的平坦,从而使晶圆表面外观一致,便于后段封测厂与终端客户使用时的对准。在钝化层的形成过程中由于材料间的应力不匹配,会在不同材料界面处形成缝隙、裂纹等缺陷,化学机械研磨过程中产生的应力造成缺陷在后续封测过程中进一步扩展,进而破坏晶圆顶部金属层,致使最终产品良率下降。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法,解决了晶圆钝化层在化学机械研磨过程中缺陷进一步扩展,产品良率低的问题。
为解决上述技术问题,本发明是通过以下技术方案实现的:
本发明提供一种半导体结构制备方法,其至少包括以下步骤:
提供一衬底;
在所述衬底上形成金属层,所述金属层包括并排设置在所述衬底上的多个金属凸起,相邻所述金属凸起与所述衬底之间形成一间隙;
在所述金属层上形成第一材料层,所述第一材料层填充所述间隙,所述第一材料层与所述金属层的交界面的水平延长线的最低点不低于所述金属层的水平最高点;
在所述第一材料层上形成第二材料层;
对所述第二材料层的表面进行平坦化处理,并暴露所述第一材料层;
在暴露的所述第一材料层上形成第三材料层。
在本发明的一个实施例中,所述第一材料层通过高密度等离子沉积方法获得。
在本发明的一个实施例中,所述第二材料层为聚合物层。
在本发明的一个实施例中,所述聚合物层为正硅酸乙酯。
在本发明的一个实施例中,所述聚合物为P型正硅酸乙酯。
在本发明的一个实施例中,所述平坦化处理去除的厚度大于所述第二材料层的厚度。
本发明还提供一种半导体结构,其包括:
衬底;
金属层,其包括并排设置在所述衬底上的多个金属凸起,相邻所述金属凸起与所述衬底之间形成一间隙;
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