[发明专利]一种双裕度DSP防复位锁死电路

权利要求书

1.一种双裕度DSP防复位锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路；

其特征在于，在主DSP电路烧写程序过程中，晶振电路产生的晶振信号CLK接入CPLD电路后，看门狗电路向CPLD电路输出复位信号RESET，备DSP电路向CPLD电路输出复位信号RES，JTAG口电路向CPLD电路输出TCK信号，这些信号在CPLD电路内逻辑处理后，向主DSP电路输出主DSP复位信号RST；

所述CPLD电路，包括计数器U1、或门U2、D触发器U3、或门U4、与门U5、非门U6；其中，TCK信号输入计数器U1的CLK引脚；计数器U1的四路输出信号QA-QD连接或门U2的输入；或门U2的输出连接D触发器U3的D引脚；晶振电路产生的晶振信号CLK连接D触发器U3的ENA引脚；晶振电路产生晶振信号CLK经非门U6后连接计数器U1的清零引脚CLRN；D触发器U3的输出引脚Q连接或门U4的输入脚；备DSP电路的复位信号RES和看门狗电路的复位信号RESET经与门U5后连接或门U4的另一个输入脚；或门U4输出复位信号RST。

2.如权利要求1所述的一种双裕度DSP防复位锁死电路，其特征在于，当JTAG口电路连接烧写器时，JTAG口电路的TCK信号输入计数器U1，此时计数器U1的CLK引脚有时钟信号，QA-QD至少有一个引脚输出高电平，经过或门U4后输出高电平到D触发器U3的D引脚；晶振电路输出CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的高电平；此时或门U4的一个输入为高电平，无论看门狗电路的复位信号REST和备DSP电路的复位信号是高电平还是低电平，输出信号RST只能为高电平，主DSP电路不能被复位，保证主DSP电路在烧写程序时，无复位信号，程序烧写时主DSP不会因为复位信号被锁死。

3.如权利要求2所述的一种双裕度DSP防复位锁死电路，其特征在于，所述JTAG口电路的TCK信号为10MHZ时钟信号。

4.如权利要求3所述的一种双裕度DSP防复位锁死电路，其特征在于，所述晶振电路输出1MHZ的CLK信号。

5.如权利要求1所述的一种双裕度DSP防复位锁死电路，其特征在于，当JTAG口电路未连接烧写器时，此时计数器U1的CLK引脚无时钟信号，晶振电路输出的CLK信号使计数器U1计数清零，QA-QD输出低电平，经过或门U4后输出低电平到D触发器U3的D引脚，晶振电路输出CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的低电平；或门U4的输出信号RST与看门狗电路的复位信号REST和备DSP电路的复位信号RES状态有关，主DSP电路能够被复位。

6.如权利要求5所述的一种双裕度DSP防复位锁死电路，其特征在于，所述晶振电路输出1MHZ的CLK信号。

7.如权利要求6所述的一种双裕度DSP防复位锁死电路，其特征在于，RESET和RES任意一个信号有效时，主DSP电路被复位。