[发明专利]基于FPGA实现数据处理加速的系统及其加速方法

权利要求书

1.一种基于FPGA实现数据处理加速的系统，其特征在于，包括：

SRIO总线模块，通过SRIO总线连接PC机，接收需要加速的数据信息；

SRIO多通道DMA接口模块，连接于SRIO总线模块，以接收SRIO总线模块发送的需要加速的数据信息；

DMA模块，连接于SRIO多通道DMA接口模块，用于DMA运行管理以及数据流的流向控制；

用户加速算法模块，连接于DMA模块，用于加载不同的加速算法bit流，完成加速任务；

SerDers模块，连接于用户加速算法模块，将用户加速算法模块输入输出的信息流和光纤模块进行全交互联接；

光纤模块，连接于SerDers模块。

2.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，SRIO总线模块还连接有SRIO互联设备。

3.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，SRIO多通道DMA接口模块还连接有DMA重置模块，DMA重置模块用于完成对用户加速算法模块内部bit流的重置和更改，并完成动态实时更新用户加速算法模块的加速算法，SRIO多通道DMA接口模块用于完成DMA运行管理以及数据流的流向控制，数据流能够选择为：

SRIO总线模块到存储模块；

SRIO总线模块到用户加速算法模块；

存储模块到用户加速算法模块；

存储模块到SRIO总线模块；

用户加速算法模块到存储模块；

用户加速算法模块到SRIO总线模块。

4.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，所述系统还包括用于缓存数据处理加速过程中数据的存储模块，存储模块通过内存控制器模块连接于DMA模块。

5.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，基于FPGA实现数据处理加速的系统还包括监测器，监测器连接于DMA模块和用户加速算法模块，用于监测DMA模块的数据传输过程是否正常；若不正常，则向SRIO总线模块发送提示信息。

6.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，用户加速算法模块的数量与DMA模块的数量相同。

7.根据权利要求1所述的基于FPGA实现数据处理加速的系统，其特征在于，SRIO总线模块包括SRIO总线的物理层、传输层和逻辑层；其中，逻辑层，用于定义通信协议和通信协议包格式；传输层，设有数据通道，用于定义单一的公用传输层以及包含逻辑层与物理层之间传输的缓存；物理层，用于定义接口信息，接口信息包括通信信号和与通信信号对应的接口协议。

8.一种基于FPGA实现数据处理加速的方法，其特征在于，包括：

步骤1，通过硬件描述语言在FPGA内实现用户加速算法模块；

步骤2，在FPGA内实现SRIO总线模块；

步骤3，在FPGA内实现DMA模块；

步骤4，DMA模块进行数据流向控制管理，并将用户加速算法模块要访问的地址映射到FPGA私有内存空间和系统内存空间中；

步骤5，若干个DMA模块与若干个用户加速算法模块之间一一对应连接，将数据处理任务分解平行处理。

9.根据权利要求8所述的基于FPGA实现数据处理加速的方法，其特征在于，步骤1中包括：

步骤1.1，PC机对FPGA内的用户加速算法模块进行计算任务分配；

步骤1.2，FPGA的用户加速算法模块对计算任务进行加速，其中，FPGA的用户加速算法模块内部分为静态区域、动态可重构区域；

步骤1.3：通过的用户加速算法模块的静态区域进行PCIe-DMA通信、SRIO通信、DDR控制；

步骤1.4：通过FPGA的用户加速算法模块的动态可重构区域执行对计算任务进行加速。

10.根据权利要求8所述的基于FPGA实现数据处理加速的方法，其特征在于，步骤2包括：

步骤2.1，FPGA采集数据，并将数据写入SRIO总线模块的发送缓冲队列；

步骤2.2，SRIO总线模块接收数据，统计在发送缓冲队列中的数据，并依次将数据输出。