[发明专利]传输双倍速率信号的方法、装置及系统

说明书

本申请属于数据传输的技术领域，提供了一种传输双倍速率信号的方法、装置及系统，所述方法包括：若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；通过数据传输总线向所述第一数据缓存器写入所述第一信号数据；若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。本申请实施例解决除频时钟与数据流之间的延时对数据传输造成影响的问题。

技术领域

本发明涉及数据传输的技术领域，尤其涉及一种传输双倍速率信号的方法、装置及系统。

背景技术

技术人员通常采用一种具有处理器(ARM)和可编程逻辑门阵列(FPGA)架构的可拓展处理器平台来进行产品开发。在该平台中ARM处理器部分与FPGA部分由AXI接口互联实现通信。开发者使用上述平台进行开发设计时，经常会使用到AXI接口实现大量的数据传输。通常开发者在使用到平台内存中的数据时，会调用AXI接口的DMA(直接存储器访问)IP核模块和AXIS_FIFO(带AXIS接口的FIFO数据缓存器)IP核模块，实现内存与外部设备的数据流传输。通过上述数据流传输方法得到的是单倍速率(SDR)数据流。当开发者需要通过该平台搭建输出双倍速率数据流的工程时，需要接口中随路时钟与双倍速率数据流(DDR)同时输出以实现源同步。

为实现随路时钟与双倍速率数据流同时输出，在现有技术中通常对主频时钟除频，生成一个0.5倍频的时钟作为随路时钟输出，再通过对除频时钟相移使数据与随路时钟对齐。但该方法存在缺陷：多生成一路除频时钟后难以控制该除频时钟与数据流之间的延时，以及对主频时钟除频后导致随路时钟产生严重的抖动，从而对数据传输造成影响。

发明内容

有鉴于此，本发明实施例提供了一种传输双倍速率信号的方法、装置及终端设备，以解决除频时钟与数据流之间的延时对数据传输造成影响的问题。

本发明实施例的第一方面提供了一种传输双倍速率信号的方法，所述方法应用于数据传输总线，所述数据传输总线包括：AXI主端口转换模块、第一数据缓存器和用于将单沿数据转双沿数据的第一资源转换模块；所述方法包括：

若所述第一数据缓存器内空闲存储空间满足预设的突发传输数据量，则控制所述AXI主端口转换模块接收内存控制器发送的第一信号数据；

通过数据传输总线在向所述第一数据缓存器写入所述第一信号数据；

若所述第一数据缓存器中的数据量满足预设传输数据阈值，则控制所述第一资源转换模块从所述第一数据缓存器中读取所有所述第一信号数据，并将读取到的数据发送给用户端。

在一个实施示例中，所述第一数据缓存器包括第一上升沿FIFO数据缓存器和第一下降沿FIFO数据缓存器；

通过数据传输总线在主频时钟的第一周期的上升沿向所述第一上升沿FIFO数据缓存器写入所述第一信号数据；

通过数据传输总线在主频时钟的第二周期的上升沿向所述第一下降沿FIFO数据缓存器写入所述第一信号数据。

在一个实施示例中，所述数据传输总线还包括：AXI从端口转换模块、第二数据缓存器和用于将双沿数据转单沿数据的第二资源转换模块；

若所述第二数据缓存器内剩余数据容量满足预设总线传输数据量阈值，则控制所述第二资源转换模块接收从所述用户端发送的第二信号数据；

通过数据传输总线向所述第二数据缓存器写入所述第二信号数据；

若所述第二数据缓存器中的数据量满足所述预设总线传输数据量阈值，则控制所述AXI从端口转换模块从所述第二数据缓存器中读取所有所述第二信号数据，并将读取到的数据发送给所述内存控制器。