[发明专利]多核解码系统的码流预处理装置、系统及方法

说明书

本发明公开了一种多核解码系统的码流预处理装置、系统及方法，涉及视频解码技术领域。所述码流预处理装置，包括去防竞争码模块、码流缓存模块和熵解码模块；去防竞争码模块用于获取内存中的原始码流数据，并进行去防竞争码处理以获得码流净荷数据；码流缓存模块用于对码流净荷数据和其对应的防竞争码信息进行存储；熵解码模块用于读取码流缓存模块中码流净荷数据进行熵解码；在熵解码过程中，计算包括防竞争码在内的码流总比特数，以供多核解码系统中宏块行对应的解码单核定位该宏块行的码流起始字段位置。本发明基于硬件实现了将码流按宏块行进行分段定位，使得多核解码系统可以直接面向码流原始数据展开解码，资源占用少，节省了内存需求。

技术领域

本发明涉及视频解码技术领域，尤其涉及一种多核解码系统的码流预处理装置、系统及方法。

背景技术

超高清视频产业的发展，对驱动以视频为重要载体的5G、安防等行业智能化转型，以及提升我国信息产业和文化产业整体实力都具有重大意义。而超高清视频技术自然而然地对视频编解码处理提出了更高的要求。对于高清视频，现行的主流视频压缩标准包括Advanced Video Coding(简称AVC)和High Efficiency Video Coding(简称HEVC)等，软件解码会带来很大的CPU、功耗等开销，因此业界通常采用专门的硬件加速器作为视频解码器(简称VDEC(全称Video Decoder)来执行视频解码。以常用的单核硬件解码器为例，单核硬件解码器多采用流水线设计，以宏块(AVC中表示为MB，即Macro Block；HEVC中表示为CTB，即Coding Tree Blocks)作为流水单元。对于超高清视频，解码器要实现8K@30fps/4K@120fps性能，上述单核硬件解码器在600MHz时钟运行频率内已很难满足性能需求。因此，现有技术中提出了视频解码器的多核设计方案以实现高效并行解码，多核并行的良好可扩展性可以满足更高性能需求。

目前，在AVC/HEVC中，采用单一线程解码时，对一帧内的宏块(AVC中的MB，HEVC中的CTB)的处理顺序一般是从左到右、从上到下。一个宏块在熵解码、intra预测、inter预测、去块滤波等过程中通常会依赖到其左侧、上侧相邻宏块信息。要实现一帧内的宏块并行处理，就必须找出数据独立的宏块。现有技术中提供了一种2D)Wave按行并行解码算法，其类似于HEVC Wavefront思想。具体的，2D)Wave按行并行解码算法可以根据预设协议，令与一个宏块相互独立的最接近的宏块位于“右2，上1”的相对位置上，典型宏块的依赖关系参见图1所示，斜线宏块(x，y)和斜线宏块(x+2，y)1)为相互独立的宏块，宏块(x，y)的依赖宏块为点状宏块(x，y)1)和点状宏块(x+1，y)1)。如此，只要在多线程间加上同步限制，保证上行解码线程最少领先下行线程两个宏块，他们就能够同时被解码。参见图2所示，完整的是已解码宏块10，花格子的为解码中宏块20，空白的为未解码宏块30。视频解码时，每个线程负责一行宏块的解码，上下各行间保持前后波浪式向右递进解码，从而实现宏块并行处理。在4K/8K超高清应用场景中，通过2D)Wave算法可以大幅提升并行度，加速高清视频解码处理。

上述2D)Wave按行并行解码算法在进行并行处理时，需要预知各行对应码流字段的起始位置。然而，由于AVC/HEVC编码是将一帧内宏块行按从上到下的顺序进行熵编码压缩并将最终获得的压缩流按字节依序存储在内存当中，当各宏块行的码流长度不一时，下一宏块行的首个宏块对应的初始码流数据需要等上一宏块行的最末尾宏块解码按成才能进行定位。据此，现有技术中通常是通过设置一个预处理器来进行码流预解析处理，以便实现2D)Wave按行并行解码算法。现有的预处理器通常由一个熵解码(Entropy Decoder)模块和码流缓存(BitStream Buffer)模块构成，参见图3所示，所述预处理器能够在每个宏块行的行末尾宏块的熵解码完成后，记录当前宏块行所解析完的码流比特信息，并通过该记录信息标记定位下一宏块行的码流起始字段的偏移地址。