[发明专利]一种实现数据延时均衡的方法

说明书

本发明包括一种实现数据延时均衡的方法。该方法包括：提供控制器以执行:放置均衡路径上的起点和终点单元；放置均衡路径上的组合逻辑单元；置换均衡路径中时序单元的类型和驱动强度；置换均衡路径中组合逻辑单元的类型和强度；圈建屏蔽区域；对每一条均衡路径修复设计规则违例；以及对单元延时和线延时进行微调。采用本发明中提供的实现数据延时均衡的方法，通过提前介入放置单元器件，置换单元器件类型和驱动强度，使得均衡路径上单元器件延时趋于一致，线延时趋于一致，均衡路径偏差大大减小，从而极大地缩短了后端实现的迭代周期。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种实现数据延时均衡的方法。

背景技术

随着数字芯片生产工艺越来越复杂，对数字芯片后端设计的要求也越来越高。在一般的集成电路芯片后端设计中，最重要的两个任务是时序收敛和物理收敛。时序收敛是指电路中的所有逻辑单元能够满足预先设定的全部时序达到要求，这些要求通常包括数字逻辑单元设计库中制定的建立时间（setup time）和保持时间（hold time），还包括芯片前端开发人员根据芯片的实际使用需求制定的特殊时序要求，这些要求如果得不到满足，那么生产出来的芯片就不能在规定的温度和电压下实现正确的逻辑功能。而物理收敛则是指所有的布局布线必须满足设计规则检查（DRC, Design Rule Check），这些设计规则需要检查所有的逻辑连接是否在物理上也被连接好，并且满足连线约束的要求，这些要求一旦得不到满足，芯片在生产中可能出现短路或者断路的现象，致使芯片不能正常工作。

并行收发数据接口路径是提高数据传输效率的重要手段，但是由于并行收发数据是用同一时序传播信号，用同一时序接收信号，随着数字芯片的时钟频率越来越高以及并行收发数据接口路径中的器件增加，布局布线稍有差异，将可能导致不同的路径上产生较大的延时，可能引起时序的问题。

因此，并行收发数据接口路径不仅需要满足正常的建立时间和保持时间的要求，时钟和数据路径的均衡需求也变得越来越重要。路径均衡的检查主要有三种：（1）时钟均衡（clock balance），即对特定一组或多组寄存器的时钟路径，需要满足一定范围内的时钟偏差；（2）数据均衡（data balance），即对特定一组或多组并行数据，数据从路径的起点到路径的终点的时间偏差需要满足一定的范围；（3）时钟和数据均衡，时钟和数据同时需要满足一定的偏差达到路径终点。以上三类路径均衡检查，一般都需要考虑不同的PVT（Process,Voltage and Temperature）模式，工艺、电压和温度是影响电路性能的三个基本因素。由于不同类型的单元器件在不同的PVT条件下延时模型的变化并非一致，这就给后端实现路径均衡带来一定的挑战。

目前后端工具可以通过指定时钟路径上的单元器件为固定VT（阈值电压）类型来实现不同PVT条件下时钟均衡。对于数据均衡和时钟数据均衡，目前业界的通常做法是，后端工具实现后，再人工手动调整以达到路径偏差（skew）要求，但是由于在前期未有人工介入，后端工具在自动布局布线过程中，各个数据路径的相差较大，导致后期均衡路径很难在不同PVT条件下逼近一个范围，往往需要花费很长时间多次迭代才能达到要求。目前的并行收发数据接口路径很难在不同的PVT条件下逼近一个范围，其主要有以下几个原因：（1）数据均衡的路径上通常有许多组合逻辑单元，单元类型多样，不同的单元器件在不同的PVT条件下，这样将增大路径达到均衡的难度；（2）如果均衡路径跨越距离较长，组合逻辑太分散，为了修复DRV（design rule violation，设计规则违例）中的最大转换（max transition）和最大电容（max capacitance）违例，后端一般通过插入缓冲器或反相器（buffer/inverter）来解决。在插入缓冲器之后，一方面将导致均衡路径上插入单元门级数不一致，即不同路径上逻辑级数的数值不同，从而导致不同路径上的延时差异很大；另一方面将导致不同单元门之间的线延时有很大的差异，这样将导致路径延时在不同的PVT条件下偏差变大。这些因素都将会增加路径延时在不同PVT条件下的偏差变化。