[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，其中该半导体元件主要包含一栅极结构设于基底上、一偏位间隙壁设于该栅极结构旁、一主侧壁环绕该偏位间隙壁、一源极/漏极区域设于主间隙壁两侧、一接触洞蚀刻停止层设于该主间隙壁旁以及一层间介电层环绕该接触洞蚀刻停止层，其中该偏位间隙壁的介电常数大于该主间隙壁的介电常数。

本申请是中国发明专利申请(申请号：201710865297.1，申请日：2017年09月22日，发明名称：半导体元件及其制作方法)的分案申请。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种形成层间介电层之后利用固化制作工艺来降低栅极结构与源极/漏极区域间的重叠电容值(capacitanceoverlap,C_ov)的方法及相应的半导体元件。

背景技术

在现有半导体产业中，多晶硅是广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低，及其难以避免的空乏效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。

然而，在现今金属栅极晶体管制作过程中，由于间隙壁与接触洞蚀刻停止层等元件通常均由具有较高介电常数的材料所构成，使栅极结构与源极/漏极区域之间的重叠电容值(capacitance overlap,C_ov)无法控制在一较佳的范围内，进而影响元件效能。因此如何改良现今制作工艺以解决上述问题即为现今一重要课题。

发明内容

本发明一实施例揭露一种制作半导体元件的方法。首先形成一栅极结构于一基底上，然后形成一接触洞蚀刻停止层于栅极结构上，形成一层间介电层于接触洞蚀刻停止层上，之后进行一固化制作工艺使接触洞蚀刻停止层的氧浓度不同于层间介电层的氧浓度，并再进行一金属栅极置换制作工艺将该栅极结构转换为金属栅极。

本发明另一实施例揭露一种半导体元件，其主要包含一栅极结构设于基底上、一偏位间隙壁设于该栅极结构旁、一主侧壁环绕该偏位间隙壁、一源极/漏极区域设于主间隙壁两侧、一接触洞蚀刻停止层设于该主间隙壁旁以及一层间介电层环绕该接触洞蚀刻停止层，其中该偏位间隙壁的介电常数大于该主间隙壁的介电常数。

附图说明

图1至图5为本发明优选实施例制作一半导体元件的方法示意图。

主要元件符号说明

12 基底 14 鳍状结构

16 栅极结构 18 栅极介电层

20 栅极材料层 22 第一硬掩模

24 第二硬掩模 26 间隙壁

28 偏位间隙壁 30 主间隙壁

32 源极/漏极区域 34 外延层

36 接触洞蚀刻停止层 38 层间介电层

40 栅极介电层 42 高介电常数介电层

44 功函数金属层 46 低阻抗金属层