[发明专利]用于浮点运算的乘法器、方法、集成电路芯片和计算装置

说明书

本发明涉及一种用于浮点运算的乘法器、方法、集成电路芯片和计算装置，其中计算装置可以包括在组合处理装置中，该组合处理装置还可以包括通用互联接口和其他处理装置。所述计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与计算装置和其他处理装置连接，用于计算装置和其他处理装置的数据。本发明的方案可以广泛应用于各类浮点数据运算中。

技术领域

本披露一般地涉及浮点运算领域。更具体地，本披露涉及用于浮点运算的方法、乘法器、集成电路芯片和计算装置。

背景技术

在当前的各种信号处理算法中，如向量之间的内积操作和矩阵的卷积运算中，使用到大量的乘加操作，而这些乘加操作的效率往往取决于乘法器的执行速度。尽管当前的乘法器在执行效率方面获得了显著提高，但在处理浮点类型数据方面，其还存在提升的空间。因此，如何获得一种高效率、低功耗和低成本的乘法器来执行浮点型数据的乘法操作成为现有技术中需要解决的问题。

发明内容

为了至少部分地解决背景技术中提到的技术问题，本披露的方案提供了一种用于浮点运算的乘法器、方法、包括该乘法器的集成电路芯片和计算装置。

在一个方面中，本披露提供一种乘法器，用于进行浮点数的乘法运算，其中，所述乘法器包括：尾数处理单元，用于根据所述浮点数的尾数来获得所述乘法运算后的尾数，所述尾数处理单元包括控制电路，所述控制电路用于在两个浮点数中的至少一个的尾数位宽大于所述尾数处理单元一次可处理的数据位宽时，多次调用所述尾数处理单元。

在另一方面中，本披露提供一种使用乘法器执行浮点数乘法运算的方法，其中，利用所述乘法器的尾数处理单元根据所述浮点数的尾数来获得所述乘法运算后的尾数，所述尾数处理单元包括控制电路，所述控制电路用于在两个浮点数中的至少一个的尾数位宽大于所述尾数处理单元一次可处理的数据位宽时，多次调用所述尾数处理单元。

在又一方面中，本披露提供一种集成电路芯片，包括所述的乘法器。在一个或多个实施例中，本披露的乘法器可以构成一个独立的集成电路芯片或布置在一块集成电路芯片或计算装置上，实现对多种不同数据格式的浮点数的运算。

利用本披露的乘法器、相应的运算方法、集成电路芯片和计算装置，可以支持对多种浮点类型的数据进行运算而无需针对不同的浮点类型数据而提供多个单独的乘法器。由此，本披露的乘法器适用灵活，可以广泛应用于各类浮点数据运算。另外，在处理位宽较大的输入数据时，本披露的乘法器支持循环复用操作，从而无需布置更多的处理芯片，由此也减小了集成电路的布置面积。

附图说明

通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：

图1是示出根据本披露实施例的浮点数据格式的示意图；

图2是示出根据本披露实施例的乘法器的示意性结构框图；

图3是示出根据本披露实施例的乘法器的更多细节的结构框图；

图4是示出根据本披露实施例的尾数处理单元的示意性框图；

图5是示出根据本披露实施例的部分积操作的示意图；

图6是示出根据本披露实施例的华莱士树压缩器的操作流程和示意框图；

图7是示出根据本披露实施例的乘法器的整体示意框图；

图8是示出根据本披露实施例的使用乘法器执行浮点数乘法运算的方法的流程图；

图9是示出根据本披露实施例的一种组合处理装置的结构图；以及

图10是示出根据本披露实施例的一种板卡的结构示意图。