[发明专利]FPGA片内时钟占空比测试方法和时钟自测FPGA

权利要求书

1.FPGA片内时钟占空比测试方法，其特征在于，包括下述步骤：

1)由FPGA片内时钟电路管理单元处理源时钟信号，产生两路输出时钟，其中第一路输出时钟为相位固定时钟，第二路输出时钟为相移时钟；

2)第一路输出时钟输入FPGA片内被测时钟网络，将被测时钟网络的输出信号作为D触发器的D端输入信号，第二路输出时钟作为D触发器的CLK端输入时钟信号；

3)自初始状态起，以预设的时长为相移周期，第二路输出时钟在每一个相移周期内维持相位不变，在下一个相移周期内相位递增一个步进值Ps，直到测试终止；

4)以D触发器的输出方波作为计算依据，针对上升沿抖动区和下降沿抖动区，以抖动区中最先信号沿作为等效信号沿，或者以抖动区中最末信号沿作为等效信号沿，形成等效方波信号，计算等效方波的占空比，作为被测时钟网络的输出信号占空比。

2.如权利要求1所述的FPGA片内时钟占空比测试方法，其特征在于，所述步骤2)包括：

调节输出时钟的频率，使第一路输出时钟频率为第二路输出时钟频率的M倍，M预设值，且为大于1的正整数。

3.时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。