[发明专利]信息识别方法与只读内存

权利要求书

1.一种信息识别方法，其特征在于，基于FPGA实现，包括：

获取作为第一信息的HTTP请求报文，所述第一信息包括N个顺次排列的第二信息，所述第二信息为一个字节的数据，N≥1；

获取每个所述第二信息对应的识别标识符，所述识别标识符包括n位数据，第m位数据用于指示所述第二信息是否为作为预设ASCII码的预设信息序列中的第m个预设信息，1≤m≤n；

根据所述第一信息对应的N个识别标识符的值及排序确定所述第一信息是否包括目标信息，所述目标信息为报文Host字段开始位置或报文Host字段结束位置。

2.如权利要求1所述的信息识别方法，其特征在于，n=7，所述预设信息序列包括“\r”、“\n”、“H”、“o”、“s”、“t”、“:”。

3.如权利要求1所述的信息识别方法，其特征在于，所述第二信息包括M位数据，所述获取每个所述第二信息对应的识别标识符包括：

根据与所述第二信息对应的只读内存确定所述第二信息对应的识别标识符，所述识别标识符为所述只读内存的输出数据；

其中，所述只读内存包括2M个存储地址，每个所述存储地址用于映射一个ASCII码，所述只读内存在所述第二信息对应的映射结果为所述预设信息序列中的第m个预设ASCII码时，将所述识别标识符中的第m位数据输出为第一值。

4.如权利要求3所述的信息识别方法，其特征在于，一个只读内存按处理时间先后分别对应两个第二信息。

5.如权利要求1所述的信息识别方法，其特征在于，所述根据所述第一信息对应的N个识别标识符的值及排序确定所述第一信息是否包括目标信息包括：

所述第一信息对应的所述N个识别标识符输入预设级联电路阵列，所述预设级联电路阵列包括级联的n个判断电路，第i个所述判断电路用于在输入的第j+i个标识符为第i预设值时输出第一值，其中，一个所述第一信息具有唯一的j值，1≤i≤N，j≥0；

在所述n个判断电路的输出均为所述第一值时，所述预设级联电路阵列确定所述第一信息包括所述目标信息。

6.如权利要求5所述的信息识别方法，其特征在于，所述预设级联电路阵列对应一个正则表达式，所述n个判断电路对应的n个预设值按照所述n个判断电路的级联顺序构成一个正则表达式。

7.如权利要求6所述的信息识别方法，其特征在于，k个字段相同的多个正则表达式对应的多个预设级联电路阵列共用级联的k个所述判断电路，k≥1。

8.如权利要求7所述的信息识别方法，其特征在于，在所述预设值为非值时，所述判断电路的输入级或者输出级包括取反电路。

9.一种只读内存，其特征在于，通过FPGA实现，用于执行如权利要求1~8任一项所述的信息识别方法。