[发明专利]一种8管双分裂控制存储单元、存储阵列及存内计算装置

说明书

本发明涉及一种8管双分裂控制存储单元、存储阵列及存内计算装置，包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2，采用两个T7管、T8管的NMOS串联实现权重和输入乘积的计算方式，将模拟计算结果在读位线上进行模拟累计，最后将模拟电压通过ADC数字化输出，简化了计算方式，节省了计算面积。

技术领域

本发明涉及存储单元技术领域，特别是涉及一种8管双分裂控制存储单元、存储阵列及存内计算装置。

背景技术

随着医疗电子、可穿戴设备和物联网等低功耗应用的快速发展，功耗取代性能逐步成为芯片设计中最受关注的指标。其中，静态随机存储器(Static Random AccessMemory，SRAM)对芯片面积和功耗有着至关重要的影响。因此，降低SRAM功耗成为优化芯片整体功耗的关键所在。低电压技术通过降低电源电压能显著减小功耗，因此该技术被广泛应用于低功耗SRAM的设计领域。

然而，工艺偏差恶化、晶体管失配加剧、漏电比例增大等问题在低电压区域不可避免，从而导致SRAM面临单元噪声容限下降、整体时序紊乱等严峻问题，使其不能稳定工作。

传统的6管SRAM通常采用字线电压欠驱动(WLUD)方案来抑制读写周期中的半选择(HS)干扰，但以降低单元读取电流(ICELL)和降低写入余量(WM)为代价。

发明内容

基于此，本发明的目的是提供一种8管双分裂控制存储单元、存储阵列及存内计算装置，将计算结果在读位线上进行模拟累计，简化了计算方式。

为实现上述目的，本发明提供了如下方案：

一种8管双分裂控制存储单元，所述8管双分裂控制存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2；

所述PMOS管T1和所述PMOS管T2的源极均连接VDD电源；

所述PMOS管T1的栅极、所述NMOS管T3的栅极、所述PMOS管T2的漏极、所述NMOS管T4的漏极、所述NMOS管T6的源极和NMOS管T7的栅极共点连接；

所述PMOS管T2的栅极、所述NMOS管T4的栅极、所述PMOS管T1的漏极、所述NMOS管T3的源极和所述NMOS管T5的源极共点连接；

所述NMOS管T3的源极连接所述公共接地线VSS1，所述NMOS管T4的源极连接所述公共接地线VSS2；

所述NMOS管T5的栅极连接所述字线WL1，所述NMOS管T5的漏极连接所述字线WL1，所述NMOS管T6的栅极连接所述字线WL2，所述NMOS管T6的漏极连接位线BLB；

所述NMOS管T7的漏极与所述NMOS管T8的源极连接，所述NMOS管T8的栅极连接所述读字线RWL，所述NMOS管T8的漏极连接所述读位线RBL。

本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的8管双分裂控制存储单元；

各行所述8管双分裂控制存储单元中，各所述NMOS管T5的栅极共线连接，各所述NMOS管T6的栅极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T8的栅极均与所述读字线RWL连接；

各列所述8管双分裂控制存储单元中各所述NMOS管T8的漏极均与所述读位线RBL连接。