[发明专利]一种基于阻类存储器的D触发器电路及寄存器

说明书

本发明公开了一种基于阻类存储器的D触发器电路及寄存器，所述D触发器电路包括第一锁存器电路、第二锁存器电路和第一反相器；所述第一锁存器电路和第二锁存器电路拼接构成该D触发器电路。本发明使得电路结构更加简单，版图面积具有更大优势。

技术领域

本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于阻类存储器的D触发器电路及寄存器。

背景技术

D触发器为构成寄存器的基本结构单元，参见图1所示，传统的D触发器通过一个非门、两个与门和两个或非门来实现，虽然逻辑清晰，但是其用到了20个MOSFET，导致版图面积和级联规模较大。随着工艺尺寸的缩小，电路互联的电阻功耗占比增加，延迟方面也不具备绝对优势。

因此，如何解决上述问题，是本领域技术人员所研究的重点之一。

发明内容

本发明目的是提供一种基于阻类存储器的D触发器电路及寄存器，使得电路结构更加简单，版图面积具有更大优势。

本发明的技术方案是：一种基于阻类存储器的D触发器电路，包括第一锁存器电路、第二锁存器电路和第一反相器；

所述第一锁存器电路包括第一MOSFET管，第一忆阻器、第一电阻和第二反相器；所述第一MOSFET管的源极电性连接输入信号，所述第一MOSFET管的栅极电性连接时钟脉冲信号的反相信号，所述第一MOSFET管的漏极分别电性连接到第一忆阻器的正极、第一电阻的一端和第二反相器的输入端，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的第一与非逻辑电路的输出端，所述第一与非逻辑电路的一个输入端电性连接输入信号，所述第一与非逻辑电路的另一个输入端电性连接时钟脉冲信号的反相信号，所述第一电阻的另一端接地；

所述第二锁存器电路包括第二MOSFET管，第二忆阻器、第二电阻和第三反相器；所述第二MOSFET管的源极电性连接第二反相器的输出端并作为Node节点，所述第二MOSFET管的栅极电性连接时钟脉冲信号，所述第二MOSFET管的漏极分别电性连接到第二忆阻器的正极、第二电阻的一端和第三反相器的输入端，所述第三反相器的输出端电性连接到第一反相器的输入端和输出信号，所述第一反相器的输出端电性连接输出信号的反相信号，所述第二忆阻器的负极电性连接到用于对其进行辅助置位的第二与非逻辑电路的输出端，所述第二与非逻辑电路的一个输入端电性连接Node节点，所述第二与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述第二电阻的另一端接地。

上述技术方案中，所述第一MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管；

所述第二MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管。

上述技术方案中，所述第一与非逻辑电路包括第三忆阻器、第四忆阻器和第四反相器；所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号的反相信号中的一个，所述第四忆阻器的负极电性连接输入信号或时钟脉冲信号的反相信号中的另一个，所述第三忆阻器、第四忆阻器的正极均电性连接到第四反相器的输入端，所述第四反相器的输出端作为第一与非逻辑电路的输出端；

所述第二与非逻辑电路包括第五忆阻器、第六忆阻器和第五反相器；所述第五忆阻器的负极电性连接Node节点或时钟脉冲信号中的一个，所述第六忆阻器的负极电性连接Node节点或时钟脉冲信号中的另一个，所述第五忆阻器、第六忆阻器的正极均电性连接到第五反相器的输入端，所述第五反相器的输出端作为第二与非逻辑电路的输出端。

上述技术方案中，所述第三忆阻器的负极电性连接输入信号，所述第四忆阻器的负极电性连接时钟脉冲信号的反相信号；

所述第五忆阻器的负极电性连接Node节点，所述第六忆阻器的负极电性连接时钟脉冲信号。

本发明还提供一种寄存器，其由上述的D触发器电路构成。

本发明的优点是：