[发明专利]处理器与内存间写阻塞式通信控制方法、部件、设备及介质

说明书

本发明公开了一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质，本发明针对处理器需发往片外内存的访存请求以及来自片外内存的读响应分别进行不同处理：将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求。本发明能够尽可能不影响系统性能、最大概率地容主处理器与片外内存之间的板间软错误。

技术领域

本发明涉及高性能处理器，具体涉及一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质。

背景技术

在当前高性能处理器的主流设计中，处理器和片外内存之间都通过主板完成通信，最常见的方式为处理器遵循DDR协议发出包含内存地址的访存读写命令和写数据，通过主板传输至片外内容；片外内存遵循DDR协议将读响应数据经过主板返回至处理器。在DDR协议中，采用ODT(On-DieTermination,片内终结)等技术解决信号之间的串扰和反射，但是随着工艺的发展，降低的电源电压和高时钟频率加重了噪声源的作用，例如粒子撞击和串音，它们能引起传输数据的瞬时错误，即软错误(SOFT ERROR)。当系统工作在恶劣工作环境下，板间通信软错误发生的概率将大幅增加。

为容处理器与内存板之间的软错误，则需要设计容软错误的读请求重发机制。但是，读请求重发机制中，最重要的设计难点之一就是如何在重发请求的同时，不违背读写请求之间的相关性。具体而言，待重发读请求的目标地址所保存的内容数据，在初次读与首个重发读之间没有被写请求修改过，或者，本次重发请求与前一次重发请求间目标地址的数据也没有被修改过。对于每个发往内存的访存请求，如果写请求的目标地址与某个inflighting(争夺)读请求的目标地址相同，那么该写请求发出后会修改目标地址的内容。这样，如果因为板间软错误导致该读请求的返回数据错误，但从正确性角度考虑该读请求不能重发，否则读回的数据是修改后的数据而非目标数据。因此，该写请求会导致一些板间软错误不能容错。因此，如何在重发请求的同时不违背读写请求之间的相关性，进而提高实现板间软错误容错的可靠性，已经成为一项亟待解决的关键技术问题。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质，本发明能够确保在没有超过最大尝试限制的前提下，重发的读请求不会因目标地址的数据被改写而导致错误，这样重发读请求的时候无需考虑相关性，在尝试次数不受限的前提下，从而能够对所有的板间软错误容错。

为了解决上述技术问题，本发明采用的技术方案为：

一种处理器与内存间写阻塞式通信控制方法，实施步骤包括：

1)获取处理器需发往片外内存的访存请求以及来自片外内存的读响应，如果是读请求，则跳转执行步骤2)；如果是读响应，则跳转执行步骤3)；如果是写请求，则跳转执行步骤4)；

2)将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1)；

3)如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；跳转执行步骤1)；

4)根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求；跳转执行步骤1)。

可选地，所述存储表包含多项，每项内容包括：有效位、读请求地址，有效位为1表示该项保存的读请求地址为有效地址；读请求地址为争夺读请求的地址，该读请求已经发往片外内存，但读响应还未返回或者存在错误正在重传。

可选地，所述存储表为内容可寻址存储器CAM。