[发明专利]可变速率模数AD高速采样电路

说明书

本发明公开的一种可变速率模数AD高速采样电路，涉及高速数传接收机等领域。本发明通过下述技术方案实现：在两个双通道高速AD芯片之间相连时钟分配器和顺次通过时钟分配器串联的比较器、变压器、滤波器和DDS芯片，双通道高速模数AD芯片在时钟的上升沿完成采样，采用直接二进制码输出12位的转换数据信号，将输出的模数转换结果的I/Q基带信号输出至FPGA，FPGA根据需求实时将频率字控制写信号更新后送入DDS芯片，产生相位连续可变的参考时钟，时钟分配器将数字时钟转换为多路时钟提供给双通道高速AD芯片，对模拟信号进行采样，经D/A转换成4路数字基带信号IA、IB、QA、QB，并将采样数据送入FPGA进行解调。

技术领域

本发明涉及卫星测控、通信系统中的高速数传接收机等领域，特别涉及一种可变速率模数AD高速采样电路。

背景技术

高采样速率模数转换器(ADC)通常用在现代无线接收器设计中,以中频(IF)采样速率采集复数调制信号的器件，但这类ADC采用一种直接连接到采样网络的无缓冲器的前端,这样就会出现驱动ADC的放大器的输入跟踪和保持阻抗随时间变化的问题。随着数字通信技术的不断发展，各种高速数字通信系统对模拟数字转换器(ADC)的性能，特别是速度上的转换精度和转换时间要求越来越高。

在电子技术中，A/D采样电路的设计A/D转换器采样是信号处理的重要部分，对模拟信号进行数字量化的转换器A/D转换器的种类十分繁杂。作为接口使用的ADC在控制系统中转换器的核心电路一方面其性能决定整个转换器的动态性能，另一方面它又受到信号通路上采样开关性能的直接影响，芯片外部影响的因素主要有：电源电压和参考电压的稳定度、运算放大器的稳定性、环境温度等，受芯片本身影响因素有：分辨率、量化误差、相对误差。采样开关因其导通电阻随输入信号变化会引入大量的非线性失真直接影响到电路的采样精度。同时电荷注入效应和时钟馈通的存在又影响着开关负载电容的保持精度。传统AD采样电路速率固定，不可实时改变。由于输入信号的信号源不一定是低阻抗，AD的输入端很可能会对信号源信号分压，从而影响采集转换信号的精度。AD输入端具有容性负载特性，通常需要一个电阻和电容组成外部补偿电路，采用该电路给信号源增加了容性负载。由于AD集成的电压基准参数精度低，转换的精度与参考电压基准电压的精度有很大关系，参考电压基准输出电压值用来确定数据转换系统的满量程输入范围，同时参考电压基准电压的任何误差都会严重影响ADC的线性和无杂散动态范围。高速ADC在使用时,对时钟的占空比要求很高。AD要求CLK的占空比在45％～55％之间,如果还直接采用CLK作为写信号,将难以满足要求。数据采集电路通道和量程的选择由启动转换时向数据口写入控制字决定，控制简易。

在无线宽带通信领域中，高速数传接收机为高速卫星数据传输系统一种信号接收解调设备，卫星通信往往采用多种模式、多种数据编码方式的通信方式，接收机要实现解调，就要将模拟信号通过高速AD采样转换为数字信号后进行解调，目前的接收机一般都采用固定采样速率进行采样，根据不同带宽，不同编码方式对AD采样数据进行抽取后进行解调和译码。随着电子技术的飞速发展，新一代高速数传接收机等系统中对于通道数目、信号传输速率和传输误码率提出了越来越高的要求。对模拟信号采集的带宽和性能要求日趋提高，然而高速采样、实时转换、大容量存储、传输带宽和信号完整性等一直是制约高速数传接收机设计的瓶颈问题。采集系统速度的提高意味着高速数传接收机信号的采样保持时间、转换时间、逻辑脉冲升降时间尽可能短这与采样精度和采样信号幅值的高期望也形成矛盾另外 由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。采集软件实现较为复杂，对器件的逻辑资源消耗较多。以写控制字写信号的下降沿来启动转换，转换完毕后INT端变低，可以中断读数，也可以查询读数。控制字能方便的设定工作模式，包括基准模式和采样时钟的模式，而且每次转换前都要重新写入控制字。

发明内容

为了满足高速卫星数据传输系统对通道数、采样率日益增高的要求,本发明的目的是针对现有技术存在的不足之处，提供一种电路组成结构简单，采样速率实时可变，相位连续，采样率高，支持多路同步采样的高速AD采样电路装置，以获得更高的采样精度和更低的谐波失真，克服传统AD采样电路速率固定，不可实时改变的问题。