[发明专利]半导体测试芯片及其制作方法

说明书

一种半导体测试芯片，供用于半导体组件的打线可靠度测试，包含半导体基底及至少一设置在该半导体基底上的测试芯片，该至少一测试芯片具有反向该半导体基底的顶面，及至少一自该顶面对外裸露的电连接垫，该电连接垫具有金属层及形成于金属层的至少部分表面的金属化合物层，其中，该金属化合物层包括金属氧化物，且该金属化合物层的厚度介于2nm至50nm。此外，本发明还同时提供该半导体测试芯片的制作方法。通过该金属化合物层的组成、厚度及图样的其中至少一种，仿真半导体组件的电连接垫的表面状态，或于不同环境的氧化及腐蚀破坏状况，得以加速利用该半导体测试芯片进行可靠度测试时的反应进行，以减少可靠度测试的时间。

技术领域

本发明涉及一种半导体芯片及其制作方法，特别是涉及一种用于打线可靠度测试的半导体测试芯片及其制作方法。

背景技术

随着电子产业品轻薄短小的需求及半导体技术的发展，半导体芯片的尺寸也越发微缩。其中，打线焊接则是能够让微缩尺寸的半导体芯片对外电连接的一重要技术，因此，如何确保半导体芯片打线的可靠度则是相关业者积极关注的重要课题。

半导体芯片用于与打线连接的金属层一般是由铝或铜构成。然而，铝或铜由于容易被氧化，以及容易吸附外在环境的异质离子，因此，当将表面氧化或是吸附异质离子(例如氯离子、氮离子等)的金属层进行打线、封装制成半导体组件使用的过程，由于所述金属氧化物及吸附于金属层的异质离子会影响该金属层的表面性质，或进一步对该金属层造成的腐蚀，或是于打线金属与金属层之间产生影响密着性的介金属化合物等，使得打线于半导体组件的使用过程剥离或脱落，而对组件的可靠度造成不良影响。

因此，为了确保芯片的可靠度与良率，于封装前一般会先对半导体组件进行打线的可靠度测试。然而，可靠度测试由于需模拟不同的环境条件并需要长时间测试，因此，测试极为耗时。

发明内容

本发明的目的在于提供一种供用于半导体组件的打线可靠度测试的半导体测试芯片。

本发明半导体测试芯片，包含半导体基底及至少一测试芯片。

该至少一测试芯片设置在该半导体基底上，包括反向该半导体基底的顶面，及至少一自该顶面对外裸露的电连接垫。该电连接垫包含金属层及以原子沉积方式形成于该金属层的至少部分表面的金属化合物层。

较佳地，本发明所述的半导体测试芯片，其中，该金属化合物层包括含卤素金属化合物、含氮金属化合物，及含氧金属化合物的其中至少一者。

较佳地，本发明所述的半导体测试芯片，其中，该金属化合物层的厚度介于2nm至50nm。

较佳地，本发明所述的半导体测试芯片，其中，该至少一测试芯片还包含供该至少一测试芯片对外电连接的测试电路。

较佳地，本发明所述的半导体测试芯片，其中，该半导体测试芯片包含多个阵列分布于该半导体基底的测试芯片，其中，每一测试芯片还包含测试电路，且所述测试芯片可借由所述测试电路电连接。

较佳地，本发明所述的半导体测试芯片，其中，该每一测试芯片还具有位于该测试电路上方并与该测试电路电连接的重布线路，及覆盖该重布线路并具有至少一开口的介电层，每一电连接垫与该重布线路电连接并自相应的其中一开口对外裸露。

较佳地，本发明所述的半导体测试芯片，其中，该金属层与该测试电路电连接，且该金属化合物层完全覆盖该金属层表面。

较佳地，本发明所述的半导体测试芯片，其中，该金属层与该测试电路电连接，且该金属化合物层部分覆盖该电连接垫表面。

较佳地，本发明所述的半导体测试芯片，其中，该金属化合物层还延伸覆盖该介电层。

本发明的另一目的在于提供一种供用于半导体组件打线可靠度测试的半导体测试芯片制作方法。

本发明的半导体测试芯片制作方法，包含以下步骤：