[发明专利]半导体结构的制造方法

说明书

本发明提供一种半导体结构的制造方法，包括提供一衬底；在所述衬底上形成至少一层互连层，每个所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；至少在其中一层互连层中，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中形成有空气泡。由于空气据有较低的介电常数，在层间介质层中加入空气泡可以降低其介电常数，改善电阻电容延迟现象。此外，本发明无需增加光罩，工艺简单，成本低。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的制造方法。

背景技术

随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，多层金属互连技术广泛使用。金属互连层的制作方法通常包括：首先，沉积层间介质层(Inter-layer dielectric，ILD)；然后，通过光刻和刻蚀工艺在层间介质层中形成沟槽(trench)和通孔（via）；然后，在上述沟槽和通孔内沉积金属，沉积的金属形成金属互连结构。由于铜具有较好的导电性和填充性能，通常选用铜作为金属互连线材料。

然而，随着集成电路中的半导体器件越来越密集，实现半导体器件电连接的互连结构也不断增多，互连结构的电阻及电容产生了越来越明显的寄生效应，从而容易造成传输延迟(RC Delay)及串音(Cross Talk)等问题，影响信号传输速度，降低频率使用范围。

发明内容

本发明的目的在于提供一种半导体结构的制造方法，以解决互连结构的电阻电容延迟，影响信号传输速度，降低频率使用范围的问题。

为解决上述技术问题，本发明提供一种的半导体结构的制造方法，包括：

提供一衬底；

在所述衬底上形成至少一层互连层，每层所述互连层均包括导电层以及层间介质层，所述导电层中具有导电层开口，所述层间介质层填充所述导电层开口；

至少在其中一层互连层中，至少在其中一层互连层中，在所述衬底上形成所述互连层的步骤包括：

形成导电层；

在所述导电层上形成硬掩膜层；

在所述硬掩膜层上形成图形化的光刻胶层，并以所述图形化的光刻胶层为掩模刻蚀所述硬掩膜层，形成图形化的硬掩膜层；

以所述图形化的硬掩膜层为掩模刻蚀所述导电层，形成所述导电层开口，所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度；以及，

利用化学气相沉积工艺形成层间介质层，所述层间介质层覆盖所述导电层并填充所述导电层开口，且所述层间介质层中形成有空气泡；

其中，形成所述空气泡的化学气相沉积工艺的沉积速率与溅射速率的比值范围为1-2；

所述导电层为金属铝。

可选的，形成所述层间介质层之后，对所述层间介质层进行平坦化。

可选的，所述层间介质层包括第一层间介质层和形成于所述第一层间介质层上的第二层间介质层，形成所述第二层间介质层之后，对所述第二层间介质层进行平坦化。

可选的，所述第一层间介质层的材质是二氧化硅，通过高密度等离子体化学气相淀积的方式形成所述第一层间介质层；所述第二层间介质层的材质是未掺杂的硅玻璃，通过等离子增强化学气相沉积的方式形成所述第二层间介质层。

可选的，所述导电层开口的截面形状为正梯形。

可选的，在所述衬底上形成N个所述互连层，其中，N为大于等于2的正整数；在所有互连层中，所述导电层开口的顶部的宽度均小于所述导电层开口的底部的宽度，并且填充在所述导电层开口中的所述层间介质层中均具有空气泡。