[发明专利]用于具有部分读取/写入的脉动阵列的系统和方法

权利要求书

1.一种系统，包括：

数据存储，配置为存储数据；

可重配置的脉动阵列电路，包括：

第一电路块，包括配置为处理所述数据的一组或多组处理元件；

第二电路块，包括配置为处理所述数据的一组或多组处理元件；

第一具有累加的偏置加法电路，配置为将矩阵偏置加到被累加的值，将矩阵偏置加到乘法乘积，或者将矩阵偏置加到被累加的值和乘法乘积的组合；以及

第一路由电路，配置为将来自所述第一电路块的推导路由到所述第二电路块中、将来自所述第一电路块的推导路由到所述第一具有累加的偏置加法电路中、或者将来自所述第一电路块的推导路由到所述第二电路块和所述第一具有累加的偏置加法电路的组合中。

2.如权利要求1所述的系统，其中，所述第一路由电路包括解复用器和复用器电路，所述解复用器和复用器电路配置为：基于接收到配置开关信号，将来自所述第一电路块的推导路由到所述第二电路块中、将来自所述第一电路块的推导路由到所述第一具有累加的偏置加法电路中、或者将来自所述第一电路块的推导路由到所述第二电路块和所述第一具有累加的偏置加法电路的组合中。

3.如权利要求1或2所述的系统，其中，所述第一具有累加的偏置加法电路包括存储电路和至少一个加法器，所述存储电路配置为基于时钟信号将所述乘法乘积累加为所述被累加的值，所述至少一个加法器配置为：将所述矩阵偏置加到所述被累加的值、将所述矩阵偏置加到所述乘法乘积、或者将所述矩阵偏置加到所述被累加的值和所述乘法乘积的组合。

4.如权利要求3所述的系统，其中，所述第一具有累加的偏置加法电路包括加法器等待时间N，并且其中所述存储电路包括N个存储组件。

5.如权利要求4所述的系统，其中，所述N个存储组件各自包括触发器。

6.如权利要求4所述的系统，其中，所述存储电路包括N条线，所述N条线将所述N个存储组件耦合至复用器，并且其中如果在操作期间所述加法器等待时间超过N，则所述存储电路配置为将被累加的值从所述N个存储组件经由所述N条线传送至所述复用器。

7.如权利要求6所述的系统，其中，所述第一具有累加的偏置加法电路配置为将进入所述第一具有累加的偏置加法电路的新的值加到所述被累加的值，并且将结果加法存储在所述N个存储组件中。

8.如权利要求1或2所述的系统，包括：

第三电路块，具有一组或多组处理元件；

第二具有累加的偏置加法电路，配置为将第二矩阵偏置加到第二被累加的值、将第二矩阵偏置加到所述乘法乘积、或者将第二矩阵偏置加到第二被累加的值和所述乘法乘积的组合；以及

第二路由电路，配置为将来自所述第二电路块的推导路由到所述第三电路块中、将来自所述第二电路块的推导路由到所述第二具有累加的偏置加法电路中、或者将来自所述第二电路块的推导路由到所述第三电路块和所述第二具有累加的偏置加法电路的组合中。

9.如权利要求8所述的系统，包括偏置加法电路，设置在所述第三电路块的下游，并且配置为将第三矩阵偏置加到来自所述第三电路块的输出。

10.如权利要求1或2所述的系统，包括主机处理器CPU，配置为使用所述可重配置的脉动阵列电路或者包括所述可重配置的脉动阵列电路，其中所述CPU配置为执行：“具有‘M’累加的片部分‘N’点积”指令，其中N是已经被合并在一起的不同矩阵的数量，并且M是要用作到所述可重配置的脉动阵列电路中的输入的不完整的矩阵的数量；“用于点积的片尺寸”指令，具有指定已经被合并在一起以用作到所述可重配置的脉动阵列电路中的输入的所述不同矩阵的尺寸的立即数；“片累加点积”指令，控制所述第一具有累加的偏置加法电路；或者以上各项的组合。