[发明专利]一种RISC-V指令压缩方法、系统及计算机可读介质

说明书

本发明涉及微电子技术领域，具体涉及一种RISC‑V指令压缩方法、系统及计算机可读介质，包括以下步骤：S1指令从L2 CACHE返回到L1 ICACHE时，两两指令之间进行满足条件的融合检测；S2检测的每条指令获得是否能够满足融合条件的控制位；S3当指令队列在读指令时，从读指针rd_ptr开始检测5条指令，指令两两检测指令是否满足指令融合；S4根据指令的融合情况，控制读指针的更新；S5融合之后的指令AUIPC_A和ADDI_SL在ALU单元执行，其它融合指令在LOAD/STORE指令执行单元执行；本发明能够使多条指令融合为1条指令，提高流水线的执行带宽。如果每个时钟周期实现一条指令融合，当执行带宽为4时，流水线执行带宽提高25％。

技术领域

本发明涉及微电子技术领域，具体涉及一种RISC-V指令压缩方法、系统及计算机可读介质。

背景技术

微处理器的发展在短短的几十年里，取得了巨大的进步。从硬件架构，工艺和软硬件结合多个方面不断提高处理器的性能。硬件架构经历了从单发射标量到多发射超标量；从最初的3级流水线到几十级流水线；从顺序执行指令到乱序执行指令；从无cache到3级cache存储结构；从物理单核到物理多核(CMP，Chip Multi-Processors)及逻辑单核到逻辑多核(SMT，Simultaneous Multi-Threading)；甚至用于超级运算的集群系统，处理器的指令级并行和线程级并行执行得到了极致的发展。单核微处理器的指令级并行带宽要求越来越高，芯片实现逻辑复杂度程倍数增加。

RISC-V(读作“RISC-FIVE”)是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA)，V表示为第五代RISC(精简指令集计算机),表示此前已经四代RISC处理器原型芯片。每一代RISC处理器都是在同一人带领下完成。

与大多数ISA相反，RISC-V ISA可以免费地用于所有希望的设备中，允许任何人设计、制造和销售RISC-V芯片和软件。它虽然不是第一个开源的指令集(ISA)，但它很重要，因为它第一个被设计成可以根据具体场景可以选择适合的指令集的指令集架构。基于RISC-V指令集架构可以设计服务器CPU，家用电器cpu，工控cpu和用在比指头小的传感器中的cpu。

但是传统的指令每条指令都需要通过流水线，并且在执行单元执行，高频率出现的指令都需要经过每一级流水线，直到执行单元。不能充分利用指令的特点提高流水线带宽，因此亟需一种RISC-V指令压缩方法用于解决上述问题。

发明内容

针对现有技术的不足，本发明公开了一种RISC-V指令压缩方法、系统及计算机可读介质，用于解决传统的高频率出现的指令都需要经过每一级流水线，直到执行单元，其不能充分利用指令的特点提高流水线带宽的问题。

本发明通过以下技术方案予以实现：

第一方面，本发明公开了一种RISC-V指令压缩方法，包括以下步骤：

S1指令从L2 CACHE返回到L1 ICACHE时，两两指令之间进行满足条件的融合检测；

S2检测的每条指令获得是否能够满足融合条件的控制位；

S3当指令队列在读指令时，从读指针rd_ptr开始检测5条指令，指令两两检测指令是否满足指令融合；

S4根据指令的融合情况，控制读指针的更新；

S5融合之后的指令AUIPC_A和ADDI_SL在ALU单元执行，其它融合指令在LOAD/STORE指令执行单元执行。

更进一步的，所述S1在流水线任何阶段执行。

更进一步的，所述控制位随着流水线，在指令融合阶段进行判断，根据判断结果进行指令融合。