[发明专利]存储器仲裁方法及存储器控制器

说明书

本申请实施例公开了一种存储器仲裁方法及存储器控制器，该存储器仲裁方法包括：接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块，从而能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器仲裁方法及存储器控制器。

背景技术

深度学习算法是数据密集型算法，神经网络处理器在提供足够算力的同时，需要解决数据带宽的问题，为了有效地减少对双倍速(Double Data Rate，DDR)带宽的冲击，神经网络处理器内核都会有本地共享静态随机存取存储器(Static Random Access Memory，SRAM)的存储空间。为了提供足够的数据带宽，需要有高效的SRAM控制器装置，来提供足够的SRAM访问带宽，保证计算阵列及时获取需要的数据。然而，现有的SARM控制器复杂度高，多个直接存储器访问(Direct Memory Access，DMA)同时访问时，即多个DMA请求访问的存储空间存在交集时，会导致存储器的访问冲突，存储器中的访问冲突会导致存储器的使用效率降低。

申请内容

本申请实施例提供了一种存储器仲裁方法及存储器控制器，能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

第一方面，本申请实施例提供一种存储器仲裁方法，应用于存储器控制器，所述方法包括：

接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

第二方面，本申请实施例提供一种存储器控制器，所述存储器控制器包括译码电路和仲裁电路，其中，

所述译码电路，用于接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

所述译码电路，还用于对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

所述仲裁电路，用于基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

第三方面，本申请实施例提供一种芯片，所述计算芯片包括第二方面提供的存储器控制器。

第四方面，本申请实施例提供一种计算装置，所述计算装置包括第三方面提供的计算芯片或第二方面提供的存储器控制器。

第五方面，本申请实施例提供另一种计算装置，所述计算装置包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述中央处理器执行，所述程序包括用于执行本申请实施例第一方面所述方法中的步骤的指令。