[发明专利]一种沟槽型MOSFET器件及其制备方法

说明书

本发明涉及半导体技术领域，尤其是涉及一种沟槽型MOSFET器件及其制备方法，从下到上依次包括漏极、n+衬底、n+缓冲层、n‑漂移层、CSL层、p+埋层、p阱、p+区和n+区、栅介质、多晶硅栅、栅源隔离介质、源电极；器件的有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞A；另一类原胞为对沟槽栅结构进行电场屏蔽的原胞B，原胞B中p+埋层通过其上方的p+区与源极电联通；在平行于纸面方向，同一类原胞左右并联，在垂直于纸面的纵深方向，两类原胞交替排列，形成导电与屏蔽区域。本申请通过两类原胞的有序且一定方法的排列，最终既能实现对沟槽栅的屏蔽同时又能获得非常精细的原胞尺寸。且本申请的器件结构和制备工艺简单，利于推广应用。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种沟槽型MOSFET器件及其制备方法。

背景技术

SiC材料的禁带宽度约是硅的3倍，临界击穿场强约是10倍，因此非常适合于在高压、超高压电力领域的应用。SiC沟槽型MOSFET是当今研究和产品开发的重点。相对于平面结构SiC MOSFET在(0001)面即硅面的低沟道迁移率，沟槽型MOSFET的沟道在垂直于(0001)面的晶面上，如在(11-20)面上，而这些晶面上的沟道迁移率要高于(0001)面。同时沟槽MOSFET的原胞尺寸可以比平面MOSFET更小。因此沟槽MOSFET展现出比平面型MOSFET更低的比导通电阻，更高的电流密度，被认为是下一代SiC MOSFET的结构。

但是沟槽MOSFET结构在栅沟槽的底部容易形成电场集中，如图1(常规沟槽型MOSFET器件结构)所示，栅电极1-1设置在沟槽内：p基区1-2与侧壁上的介质形成MOS栅结构，在栅电压大于阈值电压时，侧壁上的p基区反型形成导电沟道。但是这种结构在栅沟槽的底部，特别是A点处容易形成电场集中。由于界面附近SiO₂中电场是SiC的3倍左右，而SiC的临界电场是硅的10倍左右，因此在SiC器件中更容易产生可靠性问题。另一方面，由于在台面上的每个原胞中都有并列的p+区1-3、n+区1-4，又需要有避免栅源短路的隔离介质层1-5，因此台面尺寸受到限制，不能进一步缩小。如何避免或减轻栅沟槽底部的电场集中是一个重要的问题。现有的技术中一是直接在沟槽底部注入离子形成p+区屏蔽结构，但会带来底部p+区与源极电联通的困难。二是通过双沟槽结构，通过源沟槽底部注入离子形成p+区屏蔽结构，但这又会带来原胞尺寸增大的问题。

公开于该背景技术部分的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种沟槽型MOSFET器件及其制备方法，器件有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞，另一类原胞为对沟槽栅结构进行电场屏蔽的原胞。通过两类原胞的有序且一定方法的排列，最终既能实现对沟槽栅的屏蔽同时又能获得非常精细的原胞尺寸。

为了实现上述目的，本发明采用以下技术方案：

第一方面，本发明提供一种沟槽型MOSFET器件，从下到上依次包括漏极、n+衬底、n+缓冲层、n-漂移层、CSL层、p+埋层、p阱、p+区和n+区、栅介质、多晶硅栅、栅源隔离介质、源电极；所述器件的有源区有两类不同结构的原胞组成，其中一类原胞为MOSFET导电原胞A；另一类原胞为对沟槽栅结构进行电场屏蔽的原胞B，原胞B中p+埋层通过其上方的p+区与源极电联通；在平行于纸面方向，同一类原胞左右并联，在垂直于纸面的纵深方向，两类原胞交替排列，形成导电与屏蔽区域。

作为一种进一步的技术方案，所述原胞A和所述原胞B的平行于纸面的截面中，台面上只有n+区或p+区。。

作为一种进一步的技术方案，所述栅源隔离介质在沟槽内，台面上没有栅源隔离介质。

作为一种进一步的技术方案，所述p+埋层比其上的所述p+区的纵深方向的尺寸大。