[发明专利]一种跨时钟域验证方法、装置、设备及介质

说明书

本申请公开了一种跨时钟域验证方法、装置、设备及介质，包括：获取片上系统中目标模块的接口定义文件，其中，所述接口定义文件中包括基于跨时钟域设计定义的接口信号时序信息；从所述接口定义文件中提取所述接口信号时序信息；基于所述接口信号时序信息对所述目标模块的跨时钟域设计进行验证。这样，利用基于跨时钟域设计定义的接口信号时序信息进行验证，能够降低跨时钟域验证的误报率，提升跨时钟域验证的效率。

技术领域

本申请涉及电路设计技术领域，特别涉及一种跨时钟域验证方法、装置、设备及介质。

背景技术

数字电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使各模块同步工作，而异步电路不需要时钟脉冲同步。因为同步电路可以很好的解决信号间的竞争冒险问题，得到各大EDA(即Electronic design automation，电子设计自动化)厂家的广泛支持，所以同步电路成为现代数字电路设计的主流。随着大规模集成电路系统设计的飞速发展，SoC(即System on Chip，片上系统)集成电路的规模越来越大。SoC通常会有多个子系统工作在不同的时钟频率上，而且多种接口也对时钟的工作频率提出了不同的需求。因此跨时钟信号的验证就成为一个巨大的挑战。常见的CDC(即Clock Domain Crossing，跨时钟域)问题有以下几类：1、跨时钟域信号缺少时钟域同步；2、一个信号经过不同分支路径的同步问题；3多个信号跨时钟的同步；4、同步信号数据保持问题。

因为CDC问题的根源在于信号的亚稳态，传统的基于仿真的验证方法需要手工编写测试用例去覆盖成千上万根不同信号间的组合，同时还要针对每一个信号编写相应的检查机制，已经完全不足以应对CDC验证的需求。目前业界比较常用的方法是通过形式验证工具来验证CDC，通过分析指定的电路设计，抽取时钟信息，分析信号的传播，根据预先定义好的CDC检查规则自动生成属性(property)，最后通过算法证明所有属性(property)的正确性。形式验证工具能够很好的覆盖上面所列的常见CDC问题。但主流的形式验证工具，例如SPYGLASS CDC，直接从电路设计中获得信号的时序关系，有可能得到错误的信息。没办法识别一些设计人员的意图，会产生大量误报的情况，因此设计或验证人员仍然要投入大量的时间和精力去逐条分析报告，结合电路设计来决定每一条报告是否存在真正的设计问题。有时还需要搭建验证环境,有针对性地编写测试用例去验证，耗费人力物力极大。

发明内容

有鉴于此，本申请的目的在于提供一种跨时钟域验证方法、装置、设备及介质，能够降低跨时钟域验证的误报率，提升跨时钟域验证的效率。其具体方案如下：

第一方面，本申请公开了一种跨时钟域验证方法，包括：

获取片上系统中目标模块的接口定义文件，其中，所述接口定义文件中包括基于跨时钟域设计定义的接口信号时序信息；

从所述接口定义文件中提取所述接口信号时序信息；

基于所述接口信号时序信息对所述目标模块的跨时钟域设计进行验证。

可选的，所述基于所述接口信号时序信息对所述目标模块的跨时钟域设计进行验证，包括：

基于所述接口信号时序信息生成断言；

利用所述断言对所述目标模块的跨时钟域设计进行验证。

可选的，所述利用所述断言对所述目标模块的跨时钟域设计进行验证，包括：

将所述断言绑定到仿真环境中，利用所述断言对所述目标模块的跨时钟域设计进行验证。

可选的，所述利用所述断言对所述目标模块的跨时钟域设计进行验证，包括：

将所述断言绑定到形式验证环境中，利用所述断言对所述目标模块的跨时钟域设计进行验证。

可选的，所述利用所述断言对所述目标模块的跨时钟域设计进行验证，包括：