[发明专利]控制多路时钟以确定相位关系输出的方法及系统

说明书

本申请涉及集成电路领域，公开了一种控制多路时钟以确定相位关系输出的方法及系统，能够产生确定时钟相位关系的多路稳定时钟输出。该方法包括：获取多相位VCO输出的相位0、相位K和相位K+N/2时钟；用相位0时钟同步异步解复位信号得到同步信号；分别用相位K时钟和相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；从该多相位VCO获取所需相位关系的M路输出时钟，根据M路输出时钟中的每路时钟的相位选择第一信号或第二信号作为该每路时钟的目标信号，其中M≤N；分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

技术领域

本申请涉及集成电路领域，特别涉及控制多路时钟以确定相位关系输出技术。

背景技术

在FPGA中，多相位时钟输出是其中很重要的一个功能。现有技术中为了实现高性能的时钟信号的输出一般都采用PLL，为了得到所需相位关系的无glitch的多路时钟输出往往需要复杂的用户控制。

发明内容

本申请的目的在于提供一种控制多路时钟以确定相位关系输出的方法及系统，能够产生精准的确定时钟相位关系的多路稳定时钟输出，并且输出时钟无glitch，不会造成后续模块时序紊乱和相位出错引起的同步问题。

本申请公开了一种基于多相位VCO的控制多路时钟以确定相位关系输出的方法，所述多相位VCO输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟；

所述方法包括：

从所述N路时钟中获取相位0时钟、相位K时钟和相位K+N/2时钟；

用所述相位0时钟同步异步解复位信号得到同步信号；

分别用所述相位K时钟和所述相位K+N/2时钟采样所述同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；

从所述N路时钟中获取所需相位关系的M路输出时钟，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，其中M≥2；

分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。

在一个优选例中，根据所述M路输出时钟中的每路时钟的相位选择所述第一信号或所述第二信号作为所述每路时钟的目标信号，进一步包括：

对于所述M路输出时钟中每路时钟，当该路时钟的相位≥0且＜180°时，选择所述第一信号为该路时钟的目标信号，当该路时钟的相位≥180°且＜360°，则选择所述第二信号为该路时钟的目标信号。

在一个优选例中，K是根据所述多相位VCO的输出频率和输出相位数N以满足采样信号的建立时间时序要求来确定的。

在一个优选例中，所述分别用所述每路时钟的反向信号采样所述每路时钟的目标信号得到对应的解复位信号，分别将所述每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出之后，还包括：

获取对应该每路时钟的所述目标信号和所述时钟输出，分别将所述目标信号和所述时钟输出作为分频器的解复位信号和时钟信号。

本申请还公开了一种控制多路时钟以确定相位关系输出的系统包括门控时钟；以及

多相位VCO，用于输出不同相位的N路时钟，所述N路时钟包括按照相位先后排序的相位0至相位N-1时钟，N≥2；

复位信号异步同步单元，用于从所述N路时钟中获取相位0时钟，用所述相位0时钟同步异步解复位信号得到同步信号；