[发明专利]管理完成时刻的存储控制器及其操作方法

说明书

提供了一种存储控制器以及操作存储控制器的方法，所述存储控制器与包括提交队列和完成队列的主机通信。所述操作方法包括：从主机接收提交队列门铃；响应于接收到的提交队列门铃，从主机的提交队列取回包括延迟的第一命令；处理取回的第一命令；以及在基于延迟的时刻将指示完全处理第一命令的第一完成写至主机的完成队列中。

相关申请的交叉引用

本申请要求于2019年12月23日在韩国知识产权局提交的韩国专利申请No.10-2019-0172650的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

根据本公开的方法、装置和设备涉及一种半导体存储器，并且更具体地说，涉及一种管理完成时刻的存储控制器及其操作方法。

背景技术

半导体存储器装置分为易失性存储器装置和非易失性存储器装置，在易失性存储器装置中，存储的数据在断电时消失，在非易失性存储器装置中，即使断电，存储的数据也会被保留。闪速存储器作为一种非易失性存储器装置被广泛地用作大容量存储介质。现有接口(如串行高级技术连接(SATA)接口、快速外围组件互连(PCIe)接口和串行连接SCSI(SAS)接口)适用于诸如基于闪速存储器的固态驱动器(SSD)的数据存储装置，但对数据存储装置的应用有一个基本的限制。

因此，正在开发针对基于非易失性存储器的存储装置优化的快速非易失性存储器(NVMe)接口。然而，随着应用了NVMe接口的存储装置的性能提高，管理处理后的数据的主机的开销也增加了。通常，这导致主机在管理处理后的数据的同时会使主机将要处理的另一处理延迟。

发明内容

一方面是提供一种存储控制器及其操作方法，所述存储控制器管理完成时刻，使得在基于主机的延迟信息确定的时刻写完成。

根据示例性实施例的一方面，提供了一种操作存储控制器的方法，所述存储控制器被配置为与包括提交队列和完成队列的主机通信，所述方法包括步骤：从主机接收提交队列门铃；响应于接收到的提交队列门铃，从主机的提交队列取回包括延迟的第一命令；处理取回的第一命令；以及在基于延迟的时刻将指示完全处理第一命令的第一完成写至主机的完成队列。

根据示例性实施例的另一方面，提供了一种操作存储控制器的方法，所述存储控制器被配置为与包括提交队列和完成队列的主机通信，所述方法包括步骤：从主机接收第一提交队列门铃和第二提交队列门铃；响应于接收到的第一提交队列门铃，从主机的提交队列取回包括第一延迟的第一命令；响应于接收到的第二提交队列门铃，从主机的提交队列取回包括第二延迟的第二命令；处理取回的第一命令；在基于第一延迟的第一时刻将指示完全处理第一命令的第一完成写至主机的完成队列中；处理取回的第二命令；以及在基于第二延迟的第二时刻，将指示完全处理第二命令的第二完成写至主机的完成队列中。

根据示例性实施例的又一方面，提供了一种存储控制器，包括：命令管理器，其从主机接收第一提交队列门铃，响应于接收到的第一提交队列门铃从主机的提交队列取回包括第一延迟的第一命令，并且基于第一延迟确定将第一完成写至主机的完成队列的第一时刻，第一完成指示完全处理第一命令；以及直接存储器访问(DMA)引擎，其被配置为从命令管理器接收请求处理第一命令的请求信号，响应于请求信号基于DMA转移转移第一命令请求的数据，以及将指示完全处理第一命令的完成信号输出至命令管理器。

附图说明

通过参照附图详细描述示例性实施例，以上和其它方面将变得清楚，其中：

图1是示出根据实施例的存储系统的框图；

图2是示出根据实施例的图1的存储系统的主机的框图；

图3是示出根据实施例的图1的存储系统的存储控制器的框图；

图4是示出根据实施例的存储系统的操作方法的流程图；

图5是示出根据实施例的图4的操作方法中的待写至提交队列中的命令的信息的图；