[发明专利]FPGA芯片数据处理方法、芯片、计算机设备和存储介质

说明书

本发明提供了一种FPGA芯片数据处理方法、芯片、计算机设备和存储介质，属于雷达AD前端数字处理领域，具体包括采用JESD通用接口接收数模转换模块的串行采样数据，所述串行采样数据的采样频率不小于200MHz；通过JESD通用接口的IP核将所述串行采样数据转化为多路并行数据；采用数字控制振荡器对多路所述并行数据分别进行混频处理，得到与每路并行数据对应的混频数据；对每组所述混频数据进行滤波处理，得到低频数模采样数据。通过本公开的处理方案，使得FPGA芯片设计简单、处理能力强、易于工程实践。

技术领域

本发明涉及雷达AD前端数字处理领域，具体涉及一种FPGA芯片数据处理方法、芯片、计算机设备和存储介质。

背景技术

雷达AD前端预处理系统是雷达系统的重要组成部分，主要完成中频信号接收和基带信号的变换等功能。随着有源相控阵雷达向大宽带、高集成度发展，系统对数字组件提出了更高的要求，而重量轻、体积小、高带宽成为其重要发展趋势。传统的AD前端预处理具有以下缺点：当采用并行总线与FPGA通信，输出管脚多，导致了PCB布线的难度和设计成本的增加；FPGA中采用DDR和SDR接口，通信带宽低，接口设计复杂，难以实现IP核之间的互联；而采用串行的数字下变频处理方式，难以满足高采样率、高带宽的处理需求。

发明内容

因此，为了克服上述现有技术的缺点，本发明提供了一种可应用于高采样速率、高带宽的AD前端数字下变频处理系统的FPGA芯片数据处理方法、芯片、计算机设备和存储介质。

为了实现上述目的，本发明提供一种FPGA芯片数据处理方法，FPGA芯片设置有JESD通用接口，包括：采用JESD通用接口接收数模转换模块的串行采样数据，所述串行采样数据的采样频率不小于200MHz；通过JESD通用接口的IP核将所述串行采样数据转化为多路并行数据；采用数字控制振荡器对多路所述并行数据分别进行混频处理，得到与每路并行数据对应的混频数据；对每组所述混频数据进行滤波处理，得到低频数模采样数据。

在其中一个实施例中，所述通过JESD通用接口的IP核将所述串行采样数据转化为多路并行数据，包括：获取配置的所述IP核的并行数据频率以及并行数据通道数；根据所述并行数据频率以及并行数据通道数，将所述串行采样数据处理成多路并行数据。

在其中一个实施例中，所述采用数字控制振荡器对多路所述并行数据分别进行混频处理，得到与每路并行数据对应的混频数据，包括：获取数字控制振荡器的初始相位和中频信号的设置参数；根据所述设置参数采用数字控制振荡器生成正弦波本振信号和余弦波本振信号；将正弦波本振信号和余弦波本振信号分别和每路所述并行数据分别进行混频，得到与每路并行数据对应的混频数据。

在其中一个实施例中，所述对每组所述混频数据进行滤波处理，得到低频数模采样数据，包括：获取滤波器的截止频率、带宽系数和阶数；根据截止频率、带宽系数和阶数对所述混频数据进行滤波处理，得到低频数模采样数据。

本发明还提供了一种FPGA芯片，包括：JESD通用接口模块，用于接收数模转换模块的串行采样数据，并将所述串行采样数据转化为多路并行数据，所述串行采样数据的采样频率不小于200MHz；相位调整模块，与所述JESD通用接口的数据输出端连接，用于采用数字控制振荡器对多路所述并行数据分别进行混频处理，得到与每路并行数据对应的混频数据；滤波处理模块，用于对每组所述混频数据进行滤波处理，得到低频数模采样数据。

本发明还提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机介质，其特征在于，所述处理器执行所述计算机程序时实现上述方法的步骤。

本发明还提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实施上述方法的步骤。