[发明专利]针对小占空比DC-DC转换器的双时钟架构

说明书

本公开的实施例涉及针对小占空比DC‑DC转换器的双时钟架构。一种DC‑DC转换器，包括：时钟生成电路装置，生成异相的第一时钟信号和第二时钟信号；以及控制信号生成器，基于误差电压与求和电压的比较，在第二时钟信号的边沿处生成开关控制信号。升压电路装置在接通阶段期间对能量存储组件充电，并且在关断阶段期间对能量存储组件放电，以由此生成输出电压。接通阶段和关断阶段根据开关控制信号被设置。求和电压生成电路装置响应于第一时钟信号的边沿生成斜坡电压，并且在第二时钟信号的边沿处生成求和电压。该求和电压表示斜坡电压与表示如下电压的和：在接通阶段期间在能量存储组件中流动的电流。

技术领域

本申请涉及DC-DC转换器的领域，并且特别地涉及利用双时钟架构来增强在低占空比的操作的DC-DC转换器。

背景技术

DC-DC转换器(诸如，升压转换器)通常被用在各种操作中以生成所需的轨电压。已知的样本DC-DC转换器是图1A中所示的升压转换器10，并且其包括被耦合在输入电压源11与二极管D1的阳极之间的电感器，其中二极管D1的阴极耦合到负载12。开关S耦合在电感器与二极管D1的阳极之间，并且选择性地(在控制电路装置13的控制下)将电感器耦合到地。

在操作中，控制电路装置13生成脉冲宽度调制(PWM)控制信号PWM_CTRL以用于驱动开关S的致动/去激活，并且所得的脉冲宽度调制周期从时钟信号CLK的下降沿延伸到下降沿(在图1B中示出了其时序)。特别地，在时钟信号CLK的下降沿上，在其期间开关S被致动的脉冲宽度调制周期的“接通”时段开始并且持续时间Ton，并且在“接通”时段结束时，在其期间开关S被去激活的脉冲宽度调制周期的“关断”时段开始，并且持续时间Toff，其中时间Toff在时钟信号CLK的下一个下降沿处结束。

在Ton的开始处，开关S闭合，并且电流从Vsupply流动通过电感器L到地，结果是电感器L以磁场的形式存储能量。当Ton结束并且Toff开始时，开关S断开，将电感器L的右侧端子与地断开连接。结果是，存储在电感器L中的能量开始以如下形式放电，电流流动到二极管D1中，形成跨负载12的电压Vload(并且如果负载12是电容性的，则对负载电容器充电)。由于以电流的形式从电感器L放出的能量，流动到负载中的电流比单独来自输入电压源11而将流动到负载中的电流大，并且因此Vload比其他方式下的Vload大(并且，因此“被升压”)。控制电路13感测Vload，将Vload与基准进行比较，并且基于它们之间的差异来改变PWM_CTRL的占空比(例如，改变Ton相对于Toff的长度)，以便将Vload驱动成等于基准。

在其中使用DC-DC转换器的某些应用中，诸如在给基于有机发光二极管(OLED)的显示面板供电时，期望的是PWM_CTRL的占空比低。然而，如可以在图1B中所看到的，在接通时段Ton的开始处，Iramp正在振铃(ringing)并且不平稳。因此，在Ton期间进行的测量可能不正确，因为控制电路装置13中的组件的输出(诸如Iramp)尚未稳定(settle)。由于Ton随着PWM占空比的减小而减小，因此存在施加在Ton上的最小长度要求，以便一旦控制电路装置13中的组件的输出(诸如，Iramp)已稳定，就可以进行测量。否则，测量可能是不准确的，导致错误地生成PWM_CTRL并且没有正确地形成PWM占空比，并且DC-DC转换器10的性能也不是如所期望的。

解决该缺点的一个已知方式是代替地使用如下DC-DC转换器，该DC-DC转换器利用脉冲频率调制(PFM)来代替PWM，其中所期望的占空比通过频率调制(即，通过调制时钟信号的频率)来达到。然而，对于其中固定频率DC-DC转换器被期望的低占空比应用，基于PFM的DC-DC转换器显然不适合。

解决该缺点的另一个方式是使用利用脉冲跳过(pulse skipping)模式的DC-DC转换器。在该操作中，PWM_CTRL中的一个或多个脉冲将被抑制(即，被跳过)。然而，这对于在一些应用(诸如OLED显示器)中的使用不是特别有用，因为脉冲跳过会引入噪声，该噪声在一些显示器中表现为可见的闪烁。

因此，需要进一步开发基于PWM的DC-DC转换器。