[发明专利]一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法

说明书

本发明公开一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，属于集成电路静电放电保护技术领域，可以与薄外延工艺兼容，在基于P‑/P+外延衬底材料上制备GGNMOS器件，用于电路的ESD保护结构，实现了抗单粒子闩锁与ESD保护能力的折中均衡。通过引入block结构的深N阱层，可以在一定程度上提升GGNMOS器件体区电阻值，解决了薄外延工艺中ESD触发电流过大的问题，提升ESD保护能力；同时又未将P外延层与P阱完全隔断，增加了电流泄放通道，提高了器件抗单粒子闩锁作用。本GGNMOS器件制备方法与现有薄外延工艺相兼容，实现了抗单粒子闩锁与ESD保护能力的折中均衡。

技术领域

本发明涉及集成电路静电放电保护技术领域，特别涉及一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法。

背景技术

ESD是短时间的大电流放电事件，无处不在且很难避免和控制，对微电子行业带来了极大的危害，针对ESD的研究已经成为当今微电子领域的重要课题之一；特别是集成电路技术特征尺寸不断减小，更容易受到ESD损坏。当前ESD保护结构的设计面临严峻挑战，因此必须深入研究ESD保护器件防护特性的物理机制，并积极采取防护措施。

在CMOS技术中，常见的ESD保护器件有电阻、二极管、MOS管(Metal OxideSemiconductor，金属氧化物半导体晶体管)、SCR(Silicon Controlled Rectifier，可控硅整流器)。其中MOS管因其较好的snapback特性而被广泛用于ESD保护。在这种模式下，MOS管表现出导通电压低和导通电阻小的特性，具有很低的功耗，而GGNMOS(Grounded GateNMOS，栅极接地NMOS晶体管)是最基本、最典型的结构。

GGNMOS即是普通NMOS将源电极、栅电极、体电极和地短接。当ESD事件发生时，ESD电流从漏端注入，由于栅极接地，NMOS处于关闭状态，因此大部分ESD电压落在漏端和衬底之间。由于漏衬结处于反偏状态，PN结电场会不断增大，但电流很小。当电场达到某个阈值时，漏端电子在电场作用下会打破电子空穴对，产生大量载流子；即漏衬结发生雪崩倍增效应，电子流直接流入漏端，而空穴流则流入衬底形成衬底电流，此时漏端电流将指数增大。同时由于衬底电阻的作用，在衬底上产生电压降，当这个电压降达到衬底和源端构成的源衬结的正向导通电压时，电子从源极向漏极注入，寄生LNPN BJT（横向NPN双极晶体管）开启，使得NMOS器件进入snapback区域。如果寄生LNPN BJT有足够高的电流增益就可以提供本身需要的基极电流，保持整个器件在自偏置状态。此时漏电流主要由双极晶体管维持而不只是靠漏衬PN结雪崩击穿产生，因此不需要很大的漏端电压去维持漏衬结处于雪崩击穿状态以提供足够的衬底电流，漏端电压将从最大值降到最小值，即为维持电压，将漏源电压钳位一定的电压范围内，ESD电流可以通过导通的NMOS进入GND，达到保护内部电路的目的。GGNMOS具有结构简单、触发容易、电压功耗低等优点，并具有ESD自保护能力。

采用薄外延工艺制备的电路需要同时保证良好的抗单粒子闩锁(SEL)性能和ESD保护能力，但这两个问题通常是互相矛盾的。原因是薄外延工艺在高掺杂浓度P+的P型硅单晶上外延一定厚度的P-低掺杂浓度的外延层，可以降低寄生NPN的横向电阻，从而抑制CMOS集成电路中的寄生晶闸管效应，提高抗单粒子闩锁性能，但同时衬底电阻的降低，使得GGNMOS各个叉指触发不均匀且ESD触发电流增大，导致GGNMOS器件的ESD保护能力下降，因此薄外延材料上制备的芯片无法满足ESD指标要求。

发明内容

本发明的目的在于提供一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，以解决现有GGNMOS器件的ESD保护能力下降的问题。

为解决上述技术问题，本发明提供一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，包括：

提供包括P型衬底和P-外延层的外延材料片；