[发明专利]非易失性半导体存储装置及其制造方法

说明书

实施方式提供抑制空隙的产生、并降低布线电阻的非易失性半导体存储装置及其制造方法。该制造方法具有如下工序：在第一布线层(11)之上自对准地形成第一导电层(21A)并进行退火处理；在第一导电层之上层叠第一层叠膜(22、21B、23、24、25、26)；将第一层叠膜、第一导电层以及第一布线层加工成沿第一方向延伸的条带结构；形成第一层间绝缘膜(31)并进行平坦化；形成第二布线层(12)；在第二布线层之上自对准地形成第二导电层(221A)并进行退火处理；将第二布线层以及第二导电层加工成沿与第一方向交叉的第二方向延伸的条带结构；及对第二布线层之间的下方的第一层叠膜以及第一层间绝缘膜进行加工而形成具有柱状的第一层叠膜的存储单元(10)。

相关申请

本申请享受以日本专利申请2020－026906号(申请日：2020年2月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及非易失性半导体存储装置及其制造方法。

背景技术

近年来，开发了利用膜的电阻变化的电阻变化存储器(ReRAM)。作为ReRAM的一种，开发了利用膜的存储区域中的结晶状态与非晶状态之间的热相转变所引起的电阻值变化的相变存储器(PCM)。另外，反复层叠两个不同的合金而成的超晶格型的PCM能够以较少的电流使膜相变，因此作为容易省电化的存储装置而被关注。

发明内容

本实施方式要解决的课题在于，提供一种能够抑制空隙的产生并降低布线电阻的非易失性半导体存储装置及其制造方法。

实施方式的非易失性半导体存储装置的制造方法具有：在第一布线层之上自对准地形成第一导电层并进行退火处理的工序；在第一导电层之上层叠第一层叠膜的工序；将第一层叠膜、第一导电层以及第一布线层加工成沿第一方向延伸的条带结构工序；形成第一层间绝缘膜并进行平坦化的工序；形成第二布线层的工序；在第二布线层之上自对准地形成第二导电层并进行退火处理的工序；将第二布线层以及第二导电层加工成沿与第一方向交叉的第二方向延伸的条带结构的工序；以及对第二布线层之间的下方的第一层叠膜及第一层间绝缘膜进行加工而形成具有柱状的第一层叠膜的第一存储单元的工序。

附图说明

图1是实施方式的非易失性半导体存储装置的示意性的俯视结构图。

图2是图1的存储单元的两级结构部分的示意性的俯视结构图。

图3是实施方式的非易失性半导体存储装置的电路结构图。

图4是实施方式的非易失性半导体存储装置的示意性的平面图案结构图。

图5A是第一比较例的非易失性半导体存储装置的示意性的剖面结构图。

图5B是第二比较例的非易失性半导体存储装置的示意性的剖面结构图。

图6A是第一实施方式的非易失性半导体存储装置的示意性的剖面结构图。

图6B是第二实施方式的非易失性半导体存储装置的示意性的剖面结构图。

图7是表示作为能够应用于第一实施方式的非易失性半导体存储装置的布线材料的组合，以钨与钼为例的布线电阻(Ω/sq)与布线宽度WD(a.u.)的关系的示意图。

图8A是第三实施方式的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图8B是第三实施方式的变形例的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图8C是第四实施方式的非易失性半导体存储装置的存储单元两级结构部分的示意性的剖面结构图。

图9A是对第一实施方式的非易失性半导体存储装置的第一制造方法的一工序进行说明的示意性的俯视结构图(其1)。