[发明专利]一种级联变流器驱动信号抗干扰方法

权利要求书

1.一种级联变流器驱动信号抗干扰方法，其特征在于，所述级联变流器驱动信号抗干扰方法包括：

FPGA将内部载波调制生成的PWM驱动信号进行编码，并对所述编码添加起始码和停止码，按照一定波特率连续不断地发送；

CPLD接收编码信号并逐一比对解码；

接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平状态保持不变；

所述CPLD接收编码信号并逐一比对解码的方法包括：

步骤1、IGBT驱动器中CPLD按照步骤S1的波特率实时采样输入的PWM编码信号，CPLD逐位接收比对起始编码v₁v₂v₃，若逐位比对完全相同，继续接收后续编码，否则立即结束本轮采样，同时CPLD当前输出的驱动信号电平保持不变；

步骤2、如果起始码逐位比对完全相同，则继续接收后续四位编码v₄v₅v₆v₇；

步骤3、后续四位编码接收完毕后，将最末尾编码v₇与“1”进行比对，如果相同，再进行驱动信号解码；否则，立即结束本轮采样，同时CPLD输出的驱动信号电平保持不变；

步骤4、若停止码相同，再对编码v₄v₅v₆判断，如果取值为“101”，则CPLD输出驱动信号为高电平“1”，如果取值为“010”，则CPLD输出驱动信号为低电平“0”；否则，CPLD输出的驱动信号电平保持不变。

2.如权利要求1所述的级联变流器驱动信号抗干扰方法，其特征在于， 所述FPGA将内部载波调制生成的PWM驱动信号进行编码的方法包括：

S1、主控制器中的FPGA按照设定的波特率逐位发送PWM编码信号的起始编码v₁v₂v₃“011”；

S2、起始码发送完毕后，立即读入FPGA内部载波调制生成的PWM信号电平值，若电平值为“1”，则信号编码v₄v₅v₆取“101”，若电平值为“0”，则信号编码v₄v₅v₆取“010”，同时在编码末尾添加停止码v₇，恒取“1”；

S3、按照步骤S1的波特率继续逐位发送步骤S2生成的编码v₄v₅v₆v₇。

3.一种计算机设备，其特征在于，所述计算机设备包括存储器和处理器，所述存储器存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行权利要求1~2任意一项级联变流器驱动信号抗干扰方法。

4.一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行权利要求1~2任意一项级联变流器驱动信号抗干扰方法。

5.一种实施权利要求1~2任意一项级联变流器驱动信号抗干扰方法的级联变流器。

6.一种实施权利要求1~2任意一项级联变流器驱动信号抗干扰方法的二极管钳位五电平、七电平或更高电平电路以及MMC多电平变流控制系统。