[发明专利]半导体存储装置及其制造方法

说明书

本发明涉及一种半导体存储装置及其制造方法。本实施方式的半导体存储装置包括含有杂质的第1半导体层。积层体在第1半导体层的上方，将绝缘层与导电层交替地积层而构成。半导体主体在积层体的积层方向贯通积层体而到达至第1半导体层，且具有第1半导体层侧的下部区域、及位于下部区域上方的上部区域。电荷蓄积部设置在半导体主体与导电层之间。半导体主体的下部区域的杂质浓度高于该第1半导体层的杂质浓度。

相关申请案的引用

本申请案基于2020年02月27日提出申请的在先日本专利申请案第2020-31962号的优先权而主张优先权的利益，通过引用将其内容全体并入本文中。

技术领域

本实施方式涉及一种半导体存储装置及其制造方法。

背景技术

业界正在开发一种像NAND(Not And，与非)型闪速存储器一样的半导体存储装置，其具有将存储单元三维排列而成的立体型存储单元阵列。这样的半导体存储装置存在如下情况：利用存储器孔的底部所产生的GIDL(Gate Induced Drain Leakage，栅致漏极泄漏)而向通道区域供给空穴，执行删除动作。为了高效率地产生GIDL，必须在存储器孔的底部形成陡峭的电压梯度。为此，必须在存储器孔的底部的通道区域形成高浓度杂质层。

然而，难以在具有高纵横比的存储器孔的底部形成具有陡峭的浓度梯度的高浓度杂质层。

发明内容

一实施方式提供一种在存储器孔底部的通道区域包含具有陡峭浓度梯度的高浓度杂质层的半导体存储装置及其制造方法。

本实施方式的半导体存储装置包括含有杂质的第1半导体层。积层体在第1半导体层的上方，将绝缘层与导电层交替地积层而构成。半导体主体在积层体的积层方向贯通积层体而到达至第1半导体层，且具有第1半导体层侧的下部区域、及位于下部区域上方的上部区域。电荷蓄积部设置在半导体主体与导电层之间。半导体主体的下部区域的杂质浓度高于该第1半导体层的杂质浓度。

根据所述构成，能够提供一种在存储器孔底部的通道区域包含具有陡峭浓度梯度的高浓度杂质层的半导体存储装置及其制造方法。

附图说明

图1是第1实施方式的存储单元阵列的示意立体图。

图2是存储单元阵列的示意剖视图。

图3A是图2中的虚线框A的部分的放大剖视图。

图3B是图2中的虚线框B的部分的放大剖视图。

图4是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。

图5是表示继图4之后的制造方法的剖视图。

图6是表示继图5之后的制造方法的剖视图。

图7是表示继图6之后的制造方法的剖视图。

图8是表示继图7之后的制造方法的剖视图。

图9是表示继图8之后的制造方法的剖视图。

图10A是表示继图9之后的制造方法的剖视图。

图10B是表示继图10A之后的制造方法的剖视图。

图11A是表示继图10B之后的制造方法的剖视图。

图11B是表示继图11A之后的制造方法的剖视图。

图11C是表示继图11B之后的制造方法的剖视图。

图12是表示继图11之后的制造方法的剖视图。

图13是表示继图12之后的制造方法的剖视图。