[发明专利]半导体存储器件

说明书

一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

技术领域

本公开涉及半导体存储器件，更具体地，涉及具有增加的集成密度的三维半导体存储器件。

背景技术

为了优异的性能和低廉的价格，期望半导体器件的更高集成度。在半导体器件的情况下，由于它们的集成度是确定产品价格的重要因素，所以特别需要增加的集成度。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积决定，所以集成度受精细图案形成技术水平的极大影响。然而，实现精细图案所需的极其昂贵的工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。为了克服这些限制，最近已经提出了包括三维布置的存储单元的三维半导体存储器件。

发明内容

本发明构思的一实施方式提供了一种具有增加的集成密度的三维半导体存储器件。

根据本发明构思的一示例性实施方式，一种半导体存储器件包括：具有单元区域和接触区域的衬底，该接触区域包括外围电路区域；在衬底的单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并且分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

根据本发明构思的一示例性实施方式，一种半导体存储器件包括：包括单元区域和外围电路区域的衬底；在单元区域上的堆叠；以及在外围电路区域上的外围晶体管。堆叠包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并且分别连接到半导体图案，每条位线在相对于衬底的上表面的水平方向上延伸；以及字线，与半导体图案相邻地设置并在垂直方向上从单元区域延伸。外围晶体管包括在垂直方向上堆叠在外围电路区域上的有源图案以及与有源图案相邻地设置并且在垂直方向上从外围电路区域延伸的外围栅电极。

根据本发明构思的一示例性实施方式，一种半导体存储器件包括：具有单元区域和接触区域的衬底；在衬底的单元区域上的第一堆叠和第二堆叠；以及在接触区域上的外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在接触区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从半导体区域延伸。位线在接触区域上具有阶梯状结构。外围晶体管设置在第一堆叠的阶梯状结构与第二堆叠的阶梯状结构之间。

附图说明

通过以下结合附图进行的简要描述，将更清楚地理解示例实施方式。附图表示如在本文描述的非限制性示例实施方式。

图1是示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。

图2是示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。

图3是示出图2的半导体存储器件的平面图。

图4A是沿图3的线A-A'截取的截面图。

图4B是沿图3的线B-B'截取的截面图。