[发明专利]半导体结构及其形成方法

说明书

本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；去除部分厚度的栅极结构，形成第一凹槽，其中，所述第一凹槽的侧面暴露所述第一停止层；在所述第一凹槽内形成第二停止层；在所述栅极结构之间形成导电插塞，所述导电插塞电连接所述掺杂结构。所述方法形成的半导体结构，能够使最终形成的器件的性能得到提高。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。特别是特征尺寸向微米、纳米方向快速发展，其图案线宽也将越来越细，这对半导体工艺提出了更高的要求。

在集成电路的后续工艺中，通常以光刻技术(Lithograph)实现集成电路图案的转移。然而，集成电路的图案线宽越细，对光刻技术的工艺要求越高。在现有的光刻技术无法满足相应的工艺要求时，容易产生一系列的问题，造成现有的半导体工艺形成的器件性能不佳。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：

提供基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；

去除部分厚度的栅极结构，形成第一凹槽，其中，所述第一凹槽的侧面暴露所述第一停止层；

在所述第一凹槽内形成第二停止层；

在所述栅极结构之间形成导电插塞，所述导电插塞电连接所述掺杂结构。

相应的，本发明实施例还提供一种半导体结构，包括：

基底，所述基底包括衬底、位于所述衬底上的多个栅极结构、位于所述栅极结构之间的掺杂结构，以及保形覆盖在所述栅极结构之间的掺杂结构顶部和所述栅极结构的侧壁上的第一停止层；

位于所述栅极结构顶部的第二停止层，所述第二停止层与所述第一停止层相接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例中，在形成第一凹槽时，使所述第一凹槽的侧壁暴露所述第一停止层，也就是说，在形成第一凹槽时，不仅会去除栅极结构的导电栅极，还去除了导电栅极一侧的侧墙，从而使得形成在第一凹槽内的第二停止层与所述第一停止层相连，进而在形成导电插塞的过程中，避免了由于对准误差导致的栅极结构的缺陷，从而提高了器件的性能。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图12至图16为本发明实施例半导体结构的结构示意图。

具体实施方式

由背景技术可知，现有工艺所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

如图1所示，提供基底，所述基底包括衬底100、位于所述衬底上的多个栅极结构110、位于所述栅极结构之间的掺杂结构120，以及覆盖所述衬底具有所述栅极结构一侧的层间介质层130；