[发明专利]一种基于RTL网表的复位网络提取方法

说明书

本发明公开了一种基于RTL网表的复位网络提取方法，先获取集成电路硬件描述语言对应的RTL网表中所有的时序器件，对每个时序器件进行回溯推导得到每个时序器件的回溯信号路径，搜索回溯信号路径上的信号量和每个时序器件对应的的硬件描述语言并与回溯信号路径进行复位模式匹配，筛选得到复位信号路径并存入信号路径集，对信号路径集中的复位信号路径逐条合并，形成复位网络。本发明通过对时序器件的输入端口进行回溯推导，能够得到一条完整的回溯信号路径，结合RTL网表和硬件描述语言能够准确识别复位信号路径，将提取到的复位信号路径合并成完整的复位网络。本发明分析并提取的复位网络在保证分析结果准确性的同时还大幅提高了分析的工作效率。

技术领域

本发明属于复位分析的技术领域，具体涉及一种基于RTL网表的复位网络提取方法。

背景技术

RTL(Register Transfer Level，寄存器传输级)用硬件描述语言(Verilog HDL或VHDL)描述理想达到的功能，可以表示为一个有限状态机或是一个可以在预定的时钟周期边界上进行寄存器传输的时序状态机。而跨时钟域通俗地讲，就是模块之间有数据交互，但是模块用的不是同一个时钟进行驱动，在跨时钟域的信号传输过程中，可能出现亚稳态的情况，同一时钟域内的异步复位跨域也可能出现亚稳态的情况。

随着集成电路设计的复杂度越来越高，异步复位的使用也越来越普遍。因此，跨复位域导致的设计错误问题日渐突显，而跨复位域分析的首要任务就是对集成电路设计中的复位网络进行提取，传统的复位网络提取是通过人工分析完成，随着集成电路设计规模的不断扩大，逻辑功能越来越复杂，人工分析的效率和准确性都大打折扣。

发明内容

为解决上述技术问题中的至少之一，本发明提出一种基于RTL网表的复位网络提取方法。

本发明的目的通过以下技术方案实现：

本发明提供了一种基于RTL网表的复位网络提取方法，其特征在于，

S1:先获取集成电路硬件描述语言对应的RTL网表中所有的时序器件；

S2:对每个时序器件进行回溯推导得到每个时序器件的回溯信号路径；

S3:搜索回溯信号路径上的信号量和每个时序器件对应的硬件描述语言，并与回溯信号路径进行复位模式匹配，筛选得到复位信号路径并存入信号路径集；

S4:对信号路径集中的复位信号路径逐条合并，形成复位网络。

作为进一步的改进，所述每个时序器件进行回溯推导，是指从每个时序器件的输入端口开始，反向搜索与该输入端口连接的电路或器件，遇到时序器件时，则对该时序器件的输入端口进行反向跟踪，直到搜索至该输入端口的输入信号源，得到从输入信号源至时序器件的回溯信号路径。

作为进一步的改进，所述时序器件的输入端口包括复位端口、清零端口及数据输入端口。

作为进一步的改进，在S2步骤中，回溯信号路径以线性链表方式存储，每个回溯信号路径存储为一个线性链表。

作为进一步的改进，所述S3步骤中筛选得到复位信号路径，是指对硬件描述语言做词法和语法分析后生成抽象语法树，搜索每个时序器件抽象语法树的always语句块，遍历always语句块的敏感信号列表中包含的所有信号量作为备选信号量及该always语句块内第一次出现的条件表达式中的条件信号量，若条件表达式的语句块中存在对时序器件输出信号量赋值的语句，且回溯信号路径上的信号量与条件信号量匹配，则该回溯信号路径是复位信号路径。