[发明专利]一种屏蔽栅沟槽式MOSFET

说明书

本发明公开了一种新型的SGT MOSFET，其具有围绕沟槽栅较低部分的超级结结构，以确保整个漂移区的完全耗尽、且击穿发生在相邻的沟槽栅中间、而不会在沟槽底部发生早期击穿。此外，击穿电压对沟槽底部氧化层的厚度以及沟槽深度的敏感性明显降低或不受其影响，器件的雪崩能力也得到了增强。

技术领域

本发明主要涉及半导体器件，更具体地，本发明涉及一种SGT MOSFET(金属氧化物半导体场效应晶体管)，其具有围绕沟槽栅较低部分的超级结结构，以避免沟槽底部发生早期击穿，获得更低的导通电阻并增强器件的雪崩能力。

背景技术

如图1A和图1B所示为两种典型的SGT MOSFET结构，与传统的单栅沟槽式 MOSFET相比，图1A和图1B所示的SGT MOSFET具有更低的栅电荷和导通电阻，这归因于漂移区内的氧化层电荷平衡区以及栅电极下方的厚氧化层的存在。然而，总是发生在沟槽底部的早期击穿以及击穿电压(BV)的衰退成为器件设计和操作的限制。

同时，SGT MOSFET的另一个缺点是，由于氧化层电荷平衡区对厚屏蔽栅氧化层的需求，当击穿电压高于100V时使得元胞间距会大于2.5μm，这限制了比导通电阻的降低。

因此，在半导体器件的设计和制造领域，特别是SGT MOSFET的设计和制造领域，仍需要提供一种新型的单元结构、器件结构和制造方法可以解决以上所涉及的困难和限制，使得SGT MOSFET具有稳定的击穿电压，获得更低的导通电阻并增强器件的雪崩能力。

发明内容

本发明公开了一种新型的SGT MOSFET，其具有围绕沟槽栅较低部分的超级结结构，以确保整个漂移区的完全耗尽、且击穿发生在相邻的沟槽栅中间、而不会在沟槽底部发生早期击穿。此外，击穿电压对沟槽底部氧化层的厚度以及沟槽深度的敏感性明显降低或不受其影响，雪崩能力也得到了增强。

(a)根据本发明的一个方面，公开了一种SGT MOSFET，其形成在位于具有第一导电类型衬底之上的、具有第一导电类型的外延层中，其进一步包括：多个沟槽栅，其被具有第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近外延层的上表面，其中，每个所述的沟槽栅都包括一个栅电极和一个屏蔽栅电极；一个氧化层电荷平衡区，位于相邻的所述沟槽栅的较高部分之间；一个围绕沟槽栅较低部分的超级结区，其包括一个具有第二导电类型、临近沟槽栅侧壁的第一掺杂柱区，以及一个并列形成的、具有第一导电类型的第二掺杂柱区，所述第二掺杂柱区位于氧化层电荷平衡区的下方、并被所述第一掺杂柱区所包围；屏蔽栅电极与外延层之间通过第一绝缘层实现绝缘，栅电极与外延层之间通过第二绝缘层实现绝缘，且所述第二绝缘层的厚度小于所述第一绝缘层，屏蔽栅电极和栅电极间彼此绝缘；体区，屏蔽栅电极和源区，通过多个沟槽式接触区连接至源金属。每个沟槽栅均包括一个第一类型栅沟槽和一个第二类型栅沟槽；第二类型栅沟槽位于第一类型栅沟槽的下方，且宽度小于所述第一类型栅沟槽，栅电极位于第一类型栅沟槽内，屏蔽栅电极位于第一和第二类型栅沟槽内或仅位于第一类型栅沟槽内，超级结结构围绕位于沟槽栅较低部分的第二类型栅沟槽。

根据本发明的另一个方面，在一些优选实施例中，外延层为具有均匀掺杂浓度的单一外延层。在另一些优选实施例中，外延层包括位于衬底与超级结区之间、电阻率为R1的下外延层和电阻率为R2的上外延层，其中，R1和R2的关系为R1 ＜R2。在另一些优选实施例中，外延层包括位于衬底与超级结区之间、电阻率为 R1的下外延层，位于超级结区、电阻率为R2的中外延层，以及电阻率为R3的上外延层，其中，R1、R2和R3的关系为R1R2R3或R1R3R2。

根据本发明的另一个方面，在一些优选实施例中，超级结区至少围绕屏蔽栅电极的较低部分。在另一些优选实施例中，沟槽栅的较低部分有一个狭窄的沟槽，该沟槽完全被第一绝缘层所填充，并被超级结区所包围。