[发明专利]半导体器件及其制造方法

说明书

本发明涉及半导体器件及其制造方法。半导体器件具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。

本申请是申请日为2013年11月08日、发明名称为“半导体器件及其制造方法”的中国发明专利申请No.201380011034.4(PCT申请号为PCT/JP2013/080195)的分案申请。

技术领域

本发明涉及半导体器件及其制造方法，例如，能够适合利用于具备Cu配线的半导体器件以及其制造方法。

背景技术

在近年的半导体器件中，为了高速工作、低耗电等而必须适用Cu(铜)配线。Cu配线通过如下方法形成：在使用镶嵌(Damascene)法在半导体衬底上的层间绝缘膜上形成配线槽后，在该配线槽的内部以及层间绝缘膜上堆积Cu(铜)膜，接下来使用化学机械研磨(CMP：Chemical Mechanical Polishing)法在配线槽内选择性地留下Cu膜，由此形成Cu配线。对于层间绝缘膜，使用氧化硅膜等。

因为构成Cu配线的Cu与例如Al(铝)那样的配线材料相比，易于向氧化硅膜等层间绝缘膜中扩散，所以Cu配线的底面以及侧面由TiN(氮化钛)膜等导电性阻隔膜覆盖。另外，Cu配线的表面与相邻的层间绝缘膜的表面一同被绝缘性阻挡膜覆盖。

在这样的Cu配线构造中，由于Cu离子在层间绝缘膜与绝缘性阻挡膜的界面上的移动，产生Cu配线的TDDB(Time Dependence on Dielectric Breakdown，经时击穿)。特别地在Cu-CMP后Cu表面被氧化而成为CuO时，Cu易于离子化从而TDDB劣化。为了使该Cu配线的TDDB特性提高，已知有如下技术：对Cu配线以及层间绝缘膜的表面实施氨(NH₃)等离子体处理，将Cu配线表面的CuO还原为Cu，然后形成绝缘性阻挡膜。

另外，作为层间绝缘膜，为了降低配线间电容而研究了低介电常数的绝缘膜例如SiCOH等的使用。

在“Effective Cu Surface Pre-treatment for High-reliable22nm-node CuDual Damascene Interconnects with High Plasma resistant Ultra Low-kDielectric(k＝2.2)”(非专利文献1)中，公开了对形成于低介电常数的绝缘膜上的Cu配线实施氨等离子体处理的内容。另外，公开了如下内容：通过氨等离子体处理，在低介电常数的层间绝缘膜表面形成氧化膜那样的介电常数较高的损伤层(damage layer)，导致RC特性或可靠性下降。

现有技术文献

非专利文献

非专利文献1：F.Ito et al.，“Effective Cu Surface Pre-treatment forHigh-reliable 22nm-node Cu Dual Damascene Interconnects with High Plasmaresistant Ultra Low-k Dielectric(k＝2.2)”Advanced Metalization ConferenceOctober 5-7，2010

发明内容

本发明的发明人对使用低介电常数的绝缘膜作为层间绝缘膜的Cu配线进行研究，发现如下问题点。