[发明专利]基于DFI标准的DDR3控制器

说明书

基于DFI标准的DDR3控制器，包括请求解析接口模块、分组及ID标志模块、Bank读写管理模块、读写数据通道模块、一级队列缓存模块、指令发送模块、非读写模块以及DFI接口模块，本发明通过规定的分组原则、取令原则、重排序策略保证速率传输的高效性；通过设定组命令数量阈值、对命令请求时间段做标记结合重排序策略防止命令老化；通过分组原则来保证对同一bank地址的读写按照请求顺序进行，定义相关的ID属性实现命令跟数据一一对应，共同实现传输的可靠性。

技术领域

本发明涉及芯片设计技术领域，特别涉及基于DFI标准的DDR3控制器。

背景技术

通过对DDR3协议标准的分析，可以影响DDR3效率的主要两个方面在于：1、频繁地读和写之间的切换，增加读写之间切换时间的带宽浪费；2、频繁的同bank不同行的切换，增加bank预充电与激活时间也造成带宽浪费；由此控制器的设计就要尽量保证长时间的连续读或者连续写操作，尽量避免同bank不同行之间切换的间隔；目前市场上主流的DDR控制器主要是Xilinx官方MIG软核，但是Xilinx MIG核未考虑防止命令老化机制，在重排序策略过程中不能保证命令及时响应，会造成命令持续老化，从而引起命令挂起；市场上很多控制器不能做到兼顾可靠性与高效性，在做到带宽最大化的同时会造成请求的老化，从而引起意想不到的后果。

发明内容

为了解决以上技术问题，本发明的目的在于提供基于DFI标准的DDR3控制器，用于在保证数据传输可靠性的前提下提高带宽利用率。

为了实现上述目的，本发明采用的技术方案是：

基于DFI标准的DDR3控制器，包括请求解析接口模块、分组及ID标志模块、Bank读写管理模块、读写数据通道模块、一级队列缓存模块、指令发送模块、非读写模块以及DFI接口模块，数据和命令由DFI接口模块将DFI协议信号发送给支持DFI标准的PHY，最终送往DDR3颗粒；

请求解析接口模块、分组及ID标志模块、Bank读写管理模块、一级队列缓存模块、指令发送模块、以及DFI接口模块依次电连接，非读写模块与DFI接口模块电连接，请求解析接口模块、读写数据通道模块、DFI接口模块依次电连接。

请求解析接口模块，用于接受用户请求，并拆分请求进行异步缓存。

读写数据通道模块用于缓存DDR3颗粒与用户接口间流通的读写数据，并按照时序要求做数据交换。

分组及ID标志模块用于给拆分后的请求分组，并确定读写命令对应的ID属性，单独给写命令添加该命令对应的数据存放地址信息ID，单独给读命令添加请求顺序ID，同时给读写命令共同赋予次序ID。

Bank读写管理模块，用于存放分组及ID标志模块发送过来的命令，解析顺序及ID信息；分bank、分组序地进行保存到相应的同步FIFO中；同时监控并反馈各个FIFO中bank、组序等信息。

一级队列缓存模块，用于按照取令原则从bank管理模块中取出命令，并通过重排序策略来安排取出的命令在队列中所存放的位置，最后由指令发送模块从一级队列缓存模块中的队列底部取出命令。

非读写模块，用于产生刷新、初始化等非读写命令。

指令发送模块用于从一级队列缓存模块中取命令，并将自身固定深度的队列中的所有命令依照竞争原则，按照控制器与DDR3颗粒工作的时钟频率关系将满足时序要求的命令转译成DFI接口模块并行的输入信号。

DFI接口模块用于将由指令发送模块输入的信号按照DFI标准协议将指令发送给支持DFI标准的DDR3物理层PHY，并且从读写数据通道模块中取数据，将数据按照DFI标准协议输出，同时接收从物理层PHY输入的数据并送往读写数据通道模块。