[发明专利]半导体装置及其制造方法

说明书

实施方式提供一种能够抑制布线与插塞的反应的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第一基板；以及设于所述第一基板上的逻辑电路。所述装置还具备：多条布线，设于所述逻辑电路的上方，沿第一方向延伸，在与所述第一方向交叉的第二方向上相互隔开间隔而设置，并含有铜；以及第一绝缘膜，设于所述逻辑电路的上方且所述多条布线下。所述装置还具备：插塞，设于所述第一绝缘膜内，沿与所述第一及第二方向交叉的第三方向延伸，含有钨，并与作为所述多条布线中的一条布线的第一布线电连接；以及第二绝缘膜，设于所述第一绝缘膜与所述插塞之间。

相关申请

本申请享受以日本专利申请2019－167476号(申请日：2019年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置及其制造方法。

背景技术

在布线上形成通孔插塞(via plug)的情况下，有时布线的材料与通孔插塞的材料容易发生反应。在该情况下，需要抑制布线的材料与通孔插塞的材料的反应。

发明内容

实施方式提供一种能够抑制布线与插塞的反应的半导体装置及其制造方法。

根据一实施方式，半导体装置具备：第一基板；以及设于所述第一基板上的逻辑电路。所述装置还具备：多条布线，设于所述逻辑电路的上方，沿第一方向延伸，在与所述第一方向交叉的第二方向上相互隔开间隔而设置，并含有铜；以及第一绝缘膜，设于所述逻辑电路的上方且所述多条布线下。所述装置还具备：插塞，设于所述第一绝缘膜内，沿与所述第一及第二方向交叉的第三方向延伸，含有钨，并与作为所述多条布线中的一条布线的第一布线电连接；以及第二绝缘膜，设于所述第一绝缘膜与所述插塞之间。

附图说明

图1的(a)、(b)是表示第一实施方式的半导体装置的构造的剖面图。

图2的(a)～图7的(b)是表示第一实施方式的半导体装置的制造方法的剖面图。

图8的(a)、(b)是表示第二实施方式的半导体装置的构造的剖面图。

图9的(a)～图14的(b)是表示第二实施方式的半导体装置的制造方法的剖面图。

图15是表示第三实施方式的半导体装置的构造的剖面图。

图16是表示第三实施方式的柱状部的构造的剖面图。

图17是表示第三实施方式的半导体装置的制造方法的剖面图。

图18的(a)、(b)是表示第三实施方式的半导体装置的构造的第一例的剖面图。

图19的(a)、(b)是表示第三实施方式的半导体装置的构造的第二例的剖面图。

附图标记说明

1：基板，2：第一层间绝缘膜，3：布线，4：第二层间绝缘膜，

5：第三层间绝缘膜，6：绝缘膜，7：通孔插塞，

7a：第一金属层，7b：第二金属层，7c：B₂H₆层，

8：绝缘膜，9：通孔插塞，9a：第一金属层，9b：第二金属层

11：存储单元阵列，12：绝缘膜，13：层间绝缘膜，

14：层间绝缘膜，15：基板，16：基板，

21：阶梯构造部，22：接触插塞，

23：字线层，24：通孔插塞，

31：晶体管，32：栅极电极，33：接触插塞，34：布线层，