[发明专利]一种铜互连结构及其制备方法

说明书

本发明公开一种铜互连结构及其制备方法。该铜互连结构包括：自下而上依次包括铜金属线(200)、第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)；通孔/沟槽结构，两者垂直相连通，贯穿第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)，其中，沟槽位于通孔上方；AlN/Al₂O₃叠层薄膜(206)，阻挡层(207)和铜薄膜(208)，其中，AlN/Al₂O₃叠层薄膜(206)形成在通孔和所述沟槽的侧壁，且不与通孔底部相接触；阻挡层(207)覆盖AlN/Al₂O₃叠层薄膜(206)并覆盖通孔底部的铜金属线(200)的表面；铜薄膜(208)完全填充通孔/沟槽内部；铜扩散覆盖层(209)，覆盖铜互连结构的上表面。

技术领域

本发明属于集成电路制造领域，具体涉及一种铜互连结构及其制备方法。

背景技术

随着超大规模集成电路的高速发展，芯片的集成度不断提高，特征尺寸不断减小。金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使RC延迟时间、串扰噪声和功耗等增加，这些问题成为集成电路进一步发展的制约因素。为了解决上述问题，一方面采用Cu金属互连线(电阻率为1.7μΩ·cm)代替Al金属互联线(电阻率为3μΩ·cm)，减小电阻；另一方面用低介电常数(低k)介质材料(如SiCOH)代替二氧化硅(k＞＞3.9)，降低金属互连层间的寄生电容。为了能够在铜互连双镶嵌工艺沟槽以及通孔中填充更多无孔洞、低电阻率的铜层，集成电路后道工艺对扩散阻挡层的厚度以及质量的要求越来越高。根据国际半导体工艺技术发展规划，集成电路工艺中先进微处理器(MPU)技术对扩散阻挡层厚度要求，在14nm以下技术节点时，阻挡层将缩减到3nm以下。对于如此薄的扩散阻挡层，仍然要求其具有良好的致密性、极佳的深孔台阶覆盖性和高温热稳定性，从而提高芯片的可靠性及寿命。原子层沉积因其具有自限制生长的特性，从而所生长的扩散阻挡层薄膜台阶覆盖率高、保形性好。然而铜互连工艺仍然面临着一些挑战。比如，虽然低介电常数薄膜的采用可以降低寄生电容，然而低介电常数薄膜通常具有多孔的特性；所以当采用原子层沉积技术在低介电常数薄膜表面沉积导电阻挡层薄膜时，导电阻挡层薄膜很容易渗透到低介电常数薄膜的孔状结构内，从而导致低介电常数薄膜漏电增加。此外，由于阻挡层将缩减到3nm以下，这要求阻挡层在生长过程中要避免针孔的出现。然而对于TaN、TiN等阻挡层，前驱体分子在衬底表面吸附时会出现位阻效应，从而导致当阻挡层很薄时，原子层沉积过程中很容易出现针孔，这将降低阻挡层对铜扩散的阻挡作用。

发明内容

为了解决上述问题，本发明公开一种铜互连结构，包括：自下而上依次包括铜金属线、第一刻蚀终止层、第一介质层、第二刻蚀终止层和第二介质层；通孔/沟槽结构，两者垂直相连通，贯穿所述第一刻蚀终止层、所述第一介质层、所述第二刻蚀终止层和所述第二介质层，其中，所述沟槽位于所述通孔上方；AlN/Al₂O₃叠层薄膜，阻挡层和铜薄膜，其中，所述AlN/Al₂O₃叠层薄膜形成在所述通孔和所述沟槽的侧壁，且不与通孔底部相接触；所述阻挡层覆盖所述AlN/Al₂O₃叠层薄膜并覆盖所述通孔底部的铜金属线的表面；所述铜薄膜完全填充通孔/沟槽内部；铜扩散覆盖层，覆盖铜互连结构的上表面。

本发明的铜互连结构中，优选为，所述阻挡层是Ru/TaN、Co/TiN、Co/WN、Co/ZrN、Ru/TiN中的至少一种。

本发明的铜互连结构中，优选为，所述阻挡层的叠层薄膜的顶层为Ru或Co，作为籽晶层和粘附层。

本发明的铜互连结构中，优选为，所述铜扩散覆盖层是SiCN、SiC、SiN、Co、CoWP、CuSiN中的至少一种。