[发明专利]半导体结构及其形成方法

说明书

本发明实施例提供一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底的至少一个表层为半导体材料层；去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；在所述隔离鳍部的上方形成支撑结构；形成与所述支撑结构和所述有源鳍部相交的栅极结构，其中，所述栅极结构顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面；至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽；形成填充在所述隔离沟槽内的隔离结构，提高了器件的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

然而，目前工艺形成的器件性能不佳。

发明内容

本发明实施例提供一种半导体结构及其形成方法，提高了器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：

提供基底，所述基底的至少一个表层为半导体材料层；

去除部分半导体材料层，形成多个并行的鳍部，其中，所述多个并行的鳍部包括至少一个隔离鳍部和至少一个有源鳍部；

在所述隔离鳍部的上方形成支撑结构；

形成与所述支撑结构和所述有源鳍部相交的栅极结构，其中，所述栅极结构顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面；

至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽；

形成填充在所述隔离沟槽内的隔离结构。

相应的，本发明实施例还提供一种半导体结构，包括：

衬底，所述衬底上设置有多个并行的鳍部，其中，所述多个并行的鳍部中至少包括一个隔离鳍部和至少一个有源鳍部；

位于所述隔离鳍部的上方的支撑结构；

与所述支撑结构和所述有源鳍部相交的栅极结构，所述栅极结构的顶面高于所述有源鳍部的顶面，低于或齐平于所述支撑结构的顶面。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例同时形成隔离鳍部和有源鳍部，进而在所述隔离鳍部的上方形成支撑结构，并在形成与所述支撑结构和所述有源鳍部相交的栅极结构的步骤中，使所述栅极结构顶面低于或齐平于所述支撑结构的顶面，以使所述支撑结构和所述支撑结构下方的隔离鳍部隔离所述栅极结构，进一步通过至少去除与所述栅极结构相交位置处的支撑结构，形成隔离沟槽，进而在所述隔离沟槽内形成隔离结构。可以看出，本发明实施例形成隔离结构的过程避免了对栅极结构的直接刻蚀，从而避免了刻蚀过程对栅极结构造成的影响，提高了器件的性能。