[发明专利]2D-3D异质结隧道场效应晶体管

说明书

本申请公开了一种由诸如黑磷或TMDC的、带隙根据厚度而变化的材料制成的2D‑3D HJ‑TFET，以扩展摩尔定律。更特别地，公开了一种2D‑3D HJ‑TFET的结构及其制造方法，其中2D‑3D HJ‑TFET由诸如黑磷或TMDC的材料制成，从而其消耗较少的功率，具有高的开关速度，可以以互补的方式操作以代替传统的CMOS晶体管，并且可以扩展摩尔定律。

技术领域

本公开涉及一种新型的隧道场效应晶体管(TFET)，其消耗较少的功率，具有高的开关速度，可以以互补的方式工作以替代互补金属氧化物半导体(CMOS)晶体管，并且被配置成扩展摩尔定律。更特别地，本公开涉及一种2D-3D异质结隧道场效应晶体管(HJ-TFET)的结构及其制造方法，该晶体管采用带隙能量根据其厚度而变化的材料，例如黑磷或过渡金属硫族化合物(transition metal dichalcogenide，TMDC)。

背景技术

由于功耗的限制，根据摩尔定律一直在增加的晶体管的集成度和紧凑度最近几乎没有增加。最近的国际研究报告(Pop，E.2010，Nano Res.3，147)报道，由于晶体管的集成，之前处于可忽略水平的晶体管关断时的待机功耗已经变得与晶体管导通时的开关功耗相当。为了同时降低分别在晶体管导通和关断时的开关功耗和待机功耗，有必要将晶体管的亚阈值摆幅(subthreshold swing，SS)降低至低于作为CMOS晶体管的室温阈值的60mV/dec，该亚阈值摆幅是指将电流增加一个十进位(decade)所需的开关电压。

作为其替代方案，已经对能够通过带间隧穿(BTBT)进行操作从而实现室温下低于60mV/dec的SS的隧道FET(TFET)进行了积极的研究。但是，与这种理论预测相反，据称在四个十进位电流范围内在室温下已经实现了小于60mV/dec的SS的TEET，由于诸如在两种材料的结界面处出现的缺陷、氧化物薄膜和晶格失配的问题而具有非常小的I₆₀(SS＝60mV/dec时的源-漏电流)，从而显示出一种局限性，即其开关速度比CMOS晶体管的开关速度低100-100,000倍(请参见Tomioka，K.等人，2012，VLSI技术研讨会，47，Sarkar，D.等人，2015，Nature 526，91)。此外，关于据称在四个十进位的电流范围内在室温下已经实现小于60mV/dec的SS的TFET，仅存在两种n型异质结隧道场效应晶体管(HJ-TFET)，而尚未开发出p型HJ-TFET。

因此，在当前时间点，开发能够取代现有的CMOS晶体管来扩展摩尔定律的新型低功率互补型TFET，对于人类信息通信科学技术的进步而言被认为是紧迫且至关重要的。

发明内容

本公开旨在解决现有技术中的上述问题，并且本公开的一方面在于提供一种采用诸如黑磷或过渡金属硫族化合物(TMDC)的带隙能量根据其厚度而变化材料的2D-3D异质结隧道场效应晶体管(HJ-TFET)的结构及其制造方法，其中该HJ-TFET消耗较小的功率，具有高开关速度，可以以互补方式操作以代替传统的CMOS晶体管，并且可以扩展摩尔定律。

总结本公开的特征，根据本公开的一方面的晶体管包括：背栅电极；第一绝缘膜，形成在背栅电极上；异质结材料层，形成在第一绝缘膜上并且由带隙能量根据厚度而变化的第一材料制成，该异质结材料层包括用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差；源电极，形成在第一厚度部分的源极区域中；漏电极，形成在第二厚度部分的漏极区域中；以及顶栅电极，形成在第二厚度部分的沟道区域中。

该晶体管可以进一步包括在异质结材料层的漏极区域中形成的第二绝缘膜和石墨电极层或金属电极层。

该晶体管可以进一步包括第三绝缘膜，该第三绝缘膜覆盖在源极区域和沟道区域中的异质结材料层以及在漏极区域中的石墨电极层或金属电极层。漏电极可以在异质结材料层的漏极区域中的石墨电极层或金属电极层上形成。顶栅电极可以在异质结材料层的沟道区域中的第三绝缘膜上形成。